Integrált áramkörök tesztelése (minőségellenőrzés) Az áramkör gyártás fontos (integrális) része, egyben az egyik legköltségesebb is A tesztelés költsége mintegy 10 – szeresére növekszik a – szelettechnológia, chip – tokozott IC – panel – berendezés folyamat egyes lépcsőin fölfelé Tehát az esetleges hibát mielőbb fel kell tárni, és lehetőség szerint javítani.

Mérés a szelettechnológia közben... Minőségellenőrzés: alapanyagokon, valamint a szeletgyártási lépések között Technológiai vizsgálóábrák: illesztési pontatlanságok, rétegellenállások, kontaktus ellenállások, nyitófeszültség, adalékolás, élettartam, letörési feszültségek, kapcsolási idők… mérésére (szelettérképezés)

…tűs kontaktusokkal...

...és a szelettechnológia végén Minőségellenőrzés: a (kész) szeleten, a tokozott áramkörön

Lehet-e biztosra menni ? VLSI áramkörök esetén minden állapot ellenőrzése gyakorlatilag lehetlen 32bites szorzó: 264 állapot, 1GHz-es órajellel kb. 585 év alatt tesztelhető A 100%-os teszt helyett hibamodelleket kell alkotni és olyan bemeneti kombinációkat, amikkel a hibák nagy valószinűséggel kimutathatók (ez ma már része a szintézis programoknak)

Megoldások Scan design: Olyan többlet áramköri részleteket építenek be az áramkörbe,amik a tesztelhetõséget segítik. Pl regisztereket, amiket sorba lehet kapcsolni, és kívülről kiolvasni ill. beiírni a tartalmukat (az áramkör 25-35%-a is lehet a test-overhead) Built in self test : beépített önteszt On-line self test: működés közben is állandóan ellenőrző beépített önteszt

Az integrált áramkörök méréstechnikája 1. Mivel mérjünk? Számítógép-vezérelt mérőautomaták sztatikus / funkcionális / dinamikus mérés szeletmérés / tokozott mérés 2. Mit mérjünk? Teszt szekvenciák tervezése (minden logikai elemet “megmozgatni”, minimális idő ráfordítás mellett)

Teszt szekvenciák tervezése Hibamodell: feltételezések az előfordulható hibákra 1. Kiakadás: STUCK-AT-0, STUCK-AT-1 2. Jelvezeték zárlat SHORT (nem kezelhető logikai szinten) 3. Jelvezeték szakadás: OPEN (memória hatások) 4. MOS tranzisztornál: STUCK-ON, STUCK-OFF Egyszeres/többszörös hiba

Teszt szekvenciák tervezése 1. Kombinációs hálózatok D algoritmus, PODEM algoritmus 2. Szekvenciális hálózatok Csak a “Tesztelhetőre tervezés” segít (Design for Testability, DfT) 3. Memória IC-k Speciális algoritmusok, ma O(n) követelmény

A “scan design” elve Szekvenciális hálózat, mint állapotgép

Szekvenciális hálózat tesztelése a scan design módszerrel A scan úttal két kombinációs hálózatra bontottuk az áramkört

Design for testability - példa LSSD: Level Sensitive Scan Design IBM belső szabvány, 1977

A boundary-scan szabvány (perem-figyelés) IEEE ajánlás (1149.1) Jellemzők: a (digitális, VLSI) IC-be épített áramkör, ami a panel tesztelését szolgálja

Boundary-scan áramkörös IC felépítése 4 többlet láb Szabványos többlet áramkör Automatikusan generálható TDI = Test Data Input TDO = Test Data Output TMS = Test Mode Select TCK = Test Clock CI = circuit identifier IR = instruction register TAP = Test Access Port controller

Panel BS áramkörös IC-kkel TDI TCK TMS TDO

A BS áramkörök vezérlése Egyszerre töltjük az összes IC IR regiszterét

A BS áramkörök vezérlése Két IC BS regisztere van a path-ban, a másik kettőnek a bypass regisztere BIST indítása és értékelése Extest és intest