Az integrált áramkörök méréstechnikája 1. Mivel mérjünk? Számítógép-vezérelt mérőautomaták sztatikus / funkcionális / dinamikus mérés szeletmérés / tokozott mérés 2. Mit mérjünk? Teszt szekvenciák tervezése (minden logikai elemet “megmozgatni”, minimális idő ráfordítás mellett)
Teszt szekvenciák tervezése Hibamodell: feltételezések az előfordulható hibákra 1. Kiakadás: STUCK-AT-0, STUCK-AT-1 2. Jelvezeték zárlat SHORT (nem kezelhető logikai szinten) 3. Jelvezeték szakadás: OPEN (memória hatások) 4. MOS tranzisztornál: STUCK-ON, STUCK-OFF Egyszeres/többszörös hiba
Teszt szekvenciák tervezése 1. Kombinációs hálózatok D algoritmus, PODEM algoritmus 2. Szekvenciális hálózatok Csak a “Tesztelhetőre tervezés” segít (Design for Testability, DfT) 3. Memória IC-k Speciális algoritmusok, ma O(n) követelmény
A “scan design” elve Szekvenciális hálózat, mint állapotgép
Szekvenciális hálózat tesztelése a scan design módszerrel A scan úttal két kombinációs hálózatra bontottuk az áramkört
Design for testability - példa LSSD: Level Sensitive Scan Design IBM belső szabvány, 1977
A boundary-scan szabvány (perem-figyelés) IEEE ajánlás (1149.1) Jellemzők: a (digitális, VLSI) IC-be épített áramkör, ami a panel tesztelését szolgálja
Boundary-scan áramkörös IC felépítése 4 többlet láb Szabványos többlet áramkör Automatikusan generálható TDI = Test Data Input TDO = Test Data Output TMS = Test Mode Select TCK = Test Clock CI = circuit identifier IR = instruction register TAP = Test Access Port controller
Panel BS áramkörös IC-kkel TDI TCK TMS TDO
A BS áramkörök vezérlése Egyszerre töltjük az összes IC IR regiszterét
A BS áramkörök vezérlése Két IC BS regisztere van a path-ban, a másik kettőnek a bypass regisztere BIST indítása és értékelése Extest és intest