MIKROELEKTRONIK, VIEEAB00 Testen, DFT – Entwurf für Testbarkeit http://www.eet.bme.hu/~poppe/miel/hu/19-ICtervezes4.ppt

Testen von ICs Testgeräte Strukturelles und funktionelles Testen Entwurf für Testbarkeit – DFT 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008

IC Messtechnik 1. Messen -- womit? Rechnergesteuerte Messautomaten Statische / funktionelle / dynamisce Messungen Scheibentest / Bausteintest 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008

IC Messtechnik Scheibentest mit Nadeln Der defekte Chip wird mit Farbe markiert. Solche Chips werden gar nicht verpackt. 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008

Testen mittels IC Testautomat SIMULATOR TESTSEQUENZ NETZLISTE TRACE-FILE PIN-FILE INPUT VEKTOREN OUTPUT VEKTOREN Tektronix LV500 (BME EET) O.K. ? SPEICHER TREIBER KOMPARA- TOREN VERSORGUNG ANPASSUNGSKARTE DUT STEUERUNG TESTER 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008

Test – Prüfung Prüfung des Entwurfs: Verifizierung der Logik Prüfung der Funktionalität (mit typischen Daten) Prüfung des Bausteins: Prüfung der Funktionalität Prüfung der Komponenten Prüfung der Verbindungen Dafür gibt es unterschiedliche Wege Wichtig: bei FPGA’s prüft der Hersteller die Struktur Struktur 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008

Fragestellung beim Test NETZLISTE ENTWERFEN SPEZIFIKATION PRODUKT PRODUKTION FUNKTIONELLER TEST ? mit allen möglichen Daten sehr schwierig zum Ausführen LOGIK- VERIFI- KATION ? mit typischen Daten ? STRUKTU- RELLER TEST für Fehler in der Struktur bei FPGA‘s ist nicht notwendig 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008

Messtechnik der ICs Test-Philosophie Funktioneller Test – Prüfung nach der Spezifikation Für Produktionstest von ASIC’s mit allen möglichen Daten ist nicht praktikabel Für Produktionstest von FPGA’s mit typischen Daten geeignet Struktureller Test – Prüfung von ASIC’s Ob alle Elemente der Netzliste im Chip funktions- fähig sind Dazu sind Fehlermodelle und Testvektor-Gene- rierung notwendig – kostet viel Arbeit und Zeit 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008

Strukturelles Testen von ICs Was soll geprüft werden? Entwurf von Testsequenzen Jedes Logikelement muss “bewegt werden”, und beobachtet werden, ob es “sich bewegt ?” bei minimaler Zeitaufwand Wir wollen “alle möglichen Defekte” detektieren Dazu braucht man Fehlermodelle. 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008

Fehlermodelle Fehlermodell: abstrakte Fehlerarten 1. Kurzschluss zur Versorgung: STUCK-AT-0, STUCK-AT-1 2. Kurzschluss von Signalen: BRIDGING (unhandlich auf Logikebene) 3. Gebrochene Signalleitung: OPEN (Speichereffekte) 4. Bei MOS Transistor: STUCK-OPEN, 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008

Der Detektierungsvorgang Eine Liste der möglichen Stuck-at Fehler wird aufgestellt Ein jeder Fehler muss angeregt (aktiviert) werden, gesetzt zum inversen Wert. Dazu muss eine Belegung der Eingänge gesucht werden, weil die direkte Ermittlung nicht möglich ist. Die Präsenz des Fehlers muss beobachtet werden Dazu ist ein sensibilisierter Weg von der Fehlerstelle zu einem Ausgang geschafft werden, das ist wieder nur mit einem Suchvorgang möglich. 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008

Entwurf von Testsequenzen 1. Kombinatorische Netzwerke (Schaltnetze) D Algorithmus, PODEM Algorithmus Hauptproblem: die Boole’schen Funktionen haben keine Inverse 2. Sequentielle Netzwerke (Schaltwerke) Nur der “Entwurf für Testbarkeit" hilft (Design for Testability, DFT) 3. Speicher ICs Spezialalgorithmen, von Natur her O(n2), heute O(n) Forderung 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008

Entwurf für Testbarkeit, DFT Das Testen verursacht hohe Kosten. Es lohnt sich, diese durch Spezialmassnahmen zu reduzieren Das ist durch geeignete Entwurfsmethodik möglich  Entwurf für Testbarkeit (design for testability) Kostenoptimierung etliche zusätzliche Pins um 5-10% mehr Si Fläche selbsttestender Schaltkreis deutlich billigeres Testen, etwas höhere Produktionskosten 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008

DFT Methoden Prüfpfad (Scan Design) Eingebauter Selbsttest (BIST) BILBO Kantenbeobachtung (Boundary Scan) 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008

Das Prinzip scan design Methodik fürs Testen von Schaltwerken Der sequentielle Schaltkreis (Schaltwerk) als Zustandsmaschine. Das Setzen der internen Flipflops (des Zustandes) ist mühsam. Logik Logik MS Speicher 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008

Das Prinzip scan design Das Hauptziel ist: Setzbarkeit und Beobachtbarkeit bessern Aufbau von Prüfpfad (scan path) 2 Betriebsarten: Normalbetrieb (System) – Der Schaltkreis arbeitet normal Testbetrieb – Speicher und kombinatorische Teile werden getrennt die kombinatorische Teile werden durch den D-Algorithmus getestet die Speicher werden mittels scan path getestet scan path: die Speicherelemente werden in ein Schieberegister zusammengefügt, und als Erweiterung des Testers verwendet dazu sind Spezialspeicherzellen notwendig Zellbibliotheken enthalten üblicherweise auch solche Zellen D Q SIN SOUT cp test D Q cp 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008

Das Prinzip scan design Methodik fürs Testen von Schaltwerken Das scan path ermöglicht einen quasi-direkten Zugriff zu den internen Speichern, deshalb brauchen wir nur noch zwei kombinatorische Schaltkreise zu testen. Logik Logik MS Speicher 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008

Eingebauter Selbsttest Eingebauter Selbsttest – built-in self-test (BIST) In VLSI Plättchen kann in einem Teil der Chipfläche Spezialhardware für den Test aufgebaut werden der IC testet sich selbst, ohne externe Aufrüstung der Test erfolgt bei maximaler Betriebsfrequenz des IC die Testautomaten sind immer mit den Schaltkreisen der früheren Generation aufgebaut. Der Antrieb der Chips der neuen Technologie mit max. Frequenz ist eine grosse Forderung. Der Selbsttest kann auch in eingebauten Chips durch-geführt werden (z.B. aktiviert mittels Befehle) z.B. bei Systemen von hoher Zuverlässigkeit wie aerospace 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008

Eingebauter Selbsttest Für den BIST muss alles auf dem Chip aufgebaut werden, was die Testautomaten enthalten. TPG: test pattern generator Dies Block liefert die Serie der Eingangsvektoren (Test-vektoren) TRE: test result evaluator Dies Block wertet die Antworten des getesteten Schalt-kreises (Ausgangsvektoren) aus 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008

Die Grundstruktur der BIST Architektur der geprüfte Schaltkreis TPG TRE 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008

Realisierungsmöglichkeiten für den TPG Anwendung von gespeicherten Testvektoren in on-Chip ROM nur für kurze Sequenzen Vollständiger (erschöpfender, exhaustive) Test mit einem Logikschaltkreis auf dem Chip (z.B. Zähler) werden alle möglichen Eingangskombinationen generiert Testzeit: O(2n) – n ist die Breite des Eingangsvektors, bei n>25 ist die Zeit unakzeptabel Pseudo-exhaustive Test: teilweise gespeicherte, teilweise generierte Testvektoren Verwendung von Zufallsnummer-Generator (random pattern): HW Pseudo Zufallsnummer-Generator 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008

Pseudo Zufallsnummer-Generator: LFSR Pseudo-Zufallsnummern können durch Schieberegister mit linearer Rückkopplung (linear feedback shift register, LFSR) generiert werden Angezapftes Schieberegister, die Anzapfung und der Ausgang durch XOR verknüpft und zurückgekoppelt zum Eingang n, m relative Primzahlen. Periodenlänge: 2n+m -1 n Bit Sh. Reg. m Bit Sh. Reg. XOR out cp 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008

Realisierung von TPG durch LFSR Alle Ausgänge werden parallel ausgeführt und rückgekoppelt: XOR Gatter, bei E=0 wird eine Serie mit gleichmässiger Verteilung generiert D Q + E g0 g1 g2 g3 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008

Realisierungsmöglichkeiten für den TRE Paritätsprüfung: ist die Anzahl der 1-en gerade oder ungerade in der Bitserie fault masking = 50%  unakzeptabel hoch Zählen: die Anzahl der 1-en (Anzahl der 01 Über-gänge) hochzählen und mit einer Referenz von einem guten Schaltkreis vergleichen Signaturprüfung: die Bitserie am Ausgang wird mit einem Algorithmus zu einem Bitmuster komprimiert und mit einer Referenz von einem guten Schaltkreis verglichen 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008

Realisierung von TRE durch LFSR Das LFSR bei TPG wird verwendet, mit parallelen Eingängen bei den XOR Gattern Der am Ende des Tests im Register verbleibende Wert ist die Signatur D Q + E D0 D1 D2 D3 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008

Der BIST von Pipeline-Schaltkreisen Normalbetrieb: Datenverarbeitung in mehreren Schritten zwischen den Schritten werden die Daten in Registern gespeichert Ausgang der Vorstufe == Eingang für die Nächste Datenregister 3. Stufe 1. Stufe 2. Stufe Steuerlogik 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008

Der BIST von Pipeline-Schaltkreisen Testbetrieb: das Datenregister wird LFSR im nichtgetesteten Block: Datenregister im getesteten Block: anstelle Eingangsregister TPG im getesteten Block: anstelle Ausgangsregister TRE die getestete Stufe ist vom Pipeline abgetrennt Datenregister 3. Stufe 1. Stufe 2. Stufe TPG TRE Datenregister Steuerlogik für Betriebsmode 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008

Der BIST von Pipeline-Schaltkreisen Testbetrieb: das Datenregister wird LFSR im nichtgetesteten Block: Datenregister im getesteten Block: anstelle Eingangsregister TPG im getesteten Block: anstelle Ausgangsregister TRE die getestete Stufe ist vom Pipeline abgetrennt 1. Stufe 2. Stufe 3. Stufe Datenregister TPG TRE Datenregister Steuerlogik für Betriebsmode 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008

Der BIST von Pipeline-Schaltkreisen Testbetrieb: das Datenregister wird LFSR im nichtgetesteten Block: Datenregister im getesteten Block: anstelle Eingangsregister TPG im getesteten Block: anstelle Ausgangsregister TRE die getestete Stufe ist vom Pipeline abgetrennt 1. Stufe 2. Stufe 3. Stufe Datenregister Datenregister TPG TRE Steuerlogik für Betriebsmode 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008

Der BIST von Pipeline-Schaltkreisen: BILBO BILBO (built-in block observer) Register: paralleles schreib/lese Register im Normalbetrieb, im Testbetrieb Shiftreg. oder LFSR, mal TPG, mal TRE BILBO 3. Stufe 1. Stufe 2. Stufe Steuerlogik für Betriebsmode 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008

Der boundary-scan Standard Boundary scan – Kantenbeobachtung IEEE Rekommandation (1149.1) Eigenschaften: Schaltkreiserweiterung, eingebaut in den (digitalen, VLSI) IC in erster Linie für Platinentest (PCB) aber kann zusätzlich auch für den Test des IC verwendet werden z.B. zum Auslesen des Ergebnisses des BIST, on-line thermal monitoring 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008

Der Boundary-scan Standard 4 zusätzliche Pins Standardisierter Zusatzschaltkreis Automatisch gene-rierbar Schaltkreis TDI = Test Data Input TDO = Test Data Output TMS = Test Mode Select TCK = Test Clock CI = circuit identifier (32 bit) IR = instruction register ( 2 bit) TAP = Test Access Port controller 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008

Platine mit ausgebautem Boundary-scan Schaltkreis Schaltkreis TDI TCK TMS TDO Schaltkreis Schaltkreis 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008