Technische und Wirtschaftswissenschaftliche Universität Budapest Lehrstuhl für Elektronische Bauelemente MIKROELEKTRONIK, VIEEAB00.

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1 http://www.eet.bme.hu Technische und Wirtschaftswissenschaftliche Universität Budapest Lehrstuhl für Elektronische Bauelemente MIKROELEKTRONIK, VIEEAB00 MOS Schaltkreise: CMOS Schaltungen, Konstruktionsfragen http://www.eet.bme.hu/~poppe/miel/hu/14-CMOS.ppt

2 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2011-11-11 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008-2011 2 Untersuchte Abstraktionsebene SYSTEM BLOCK (MODULE) + GATTER (GATE) SCHALTKREIS (CIRCUIT) n+ SD G BAUSTEIN (DEVICE) V out V in

3 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2011-11-11 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008-2011 3 Der CMOS Inverter V DD GND AUS EIN n p V DD GND AUS=0 EIN=1 V DD GND AUS=1 EIN=0 Im stationären Zustand wird immer nur der eine von beiden Transistoren leiten, der andere ist gesperrt.

4 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2011-11-11 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008-2011 4 2 Versionen, abhängig von der Versorgungsspannung und von der Schwellspannung der Transistoren 1. Niedrige V DD : V DD < V Tn + |V Tp | Nur einer der Transistoren leitet 2. höhere V DD : V DD > V Tn + |V Tp | Beim Umschalten leiten beide Transistoren gleichzeitig U EIN U V Tn V V Tp V DD V Obere Transistor leitet 0 0 Untere Transistor leitet Obere Transistor V Tp leitet Untere Transistor leitet Die Charakteristik des CMOS Inverters EINAUS

5 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2011-11-11 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008-2011 5 Die Charakteristik des CMOS Inverters ► 1. Niedrige Versorgungsspannung: V DD < V Tn + |V Tp | die Charakteristik: = KI 0 U < TnBE VUwenn........... -<< TpDDBETn VVUV wenn unbestimmt, -> TpDDBE VVUwenn.................... V DD U EIN V Tn V DD -V-V Tp V DD V U AUS unbestimmt V DD U EIN V DD -V-V Tp V DD U AUS V Tn Der mittlere Teil der transfer Charakteristik ist sehr steil, das ist ein typischer Vorteil des CMOS Inverters.

6 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2011-11-11 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008-2011 6 Die Charakteristik des CMOS Inverters ► 2. Hohe Versorgungsspannung: V DD > V Tn + |V Tp | Beim Umschalten ? - “Kurzschluss-Strom" ► Konstruktion der Charakteristik Kanal EIN AUS

7 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2011-11-11 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008-2011 7 Bedingungen für symmetrischen Betrieb: Wenn U BE =U K (Umschaltschwelle), sind die Ströme der beiden Tran- sistoren gleich: U GSp =V DD -U K U GSn =U K Der CMOS Inverter Die Umschaltschwelle U K hängt von dem Verhältnis der Stromkonstanten der Transistoren ab. Wenn V Tn =|V Tp |, und U K =V DD /2 wird gesucht, dann soll K n =K p gewählt werden. weil die Beweglichkeit der Löcher ist ca. 2... 2.5x kleiner (siehe: Koll.Heft Elektronik) Die Umschaltschwelle kann mit den Verhältnissen W/L eingestellt werden

8 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2011-11-11 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008-2011 8 Der CMOS Inverter – dynamische Char. ► Berechnung der Schaltzeiten  Vovon hängen sie ab? von der Stromtreibungsfähigkeit des Ausgangs von der kapazitiven Last am Ausgang ► Wenn die Transistoren genau komplementäre Charakteristiken aufweisen, sind dann auch die Schaltzeiten (Anstieg und Fall) gleich (K n =K p und V Tn =|V Tp |) AUS U AUS

9 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2011-11-11 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008-2011 9 Kapazitäten: ► Die internen Kapazitäten der Treiberstufen ► Eingangskapazitäten der Transistoren der Folgestufen ► Kapazitäten der Verbindungsleitungen V out1 V in M2M2 M1M1 M4M4 M3M3 V out2 C DB2 C DB1 C GD12 intrinsic MOS transistor capacitances C G4 C G3 extrinsic MOS transistor (fanout) capacitances CwCw wiring (interconnect) capacitance

10 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2011-11-11 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008-2011 10 Kapazitäten: ► Die internen Kapazitäten wurden schon betrachtet:  S-G G-D Überlappungskapazitäten  die Kapazität des Kanals  die Kapazitäten der pn Übergänge ► Die Leitungskapazitäten  hängen von der Geometrie der Leitungen ab (Länge, Weite)  ihre Bedeutung wächst als sich die Technologie entwickelt Siehe später!

11 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2011-11-11 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008-2011 11 Der CMOS Inverter – dynamische Char. ► Berechnung der Schaltzeiten  gleiche Schaltzeiten, Integration für die extremen Spannungswerte der Kapazität: V LM – minimale Spannung an C L  Wenn dann t l kann durch Erhöhung der Versorgungsspannung oder W/L reduziert werden.

12 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2011-11-11 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008-2011 12 Leistungsverbrauch des CMOS Inverters ► Kein statischer Verbrauch, weil kein statischer Strom ► Der dynamische Verbrauch beim Umschalten besteht aus zwei Teilen:  Kurzschluss-Strom: Während eines Teils der Umschaltflanke leiten beide Transistoren, wenn V Tn <U BE <V DD -V Tp  Ladung-Pumpen: Beim Umschalten zu 1 lädt der p-Transistor die Last C L bis V DD auf, und beim Umschalten zu 0 entlädt der n-Transistor sie bis Null. Ladung wird gepumpt von der Versorgung zum Grund.

13 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2011-11-11 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008-2011 13 Leistungsverbrauch des CMOS Inverters ► Kurzschluss-Strom: Während eines Teils der Umschaltflanke leiten beide Transistoren, wenn V Tn <U BE <V DD -V Tp die Ladung ist:, wo t UD ist die Dauer des Strom- impulses, b ist eine Formkonstante des Umschaltsignals. b  0.1-0.2 P ~ f V DD 3

14 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2011-11-11 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008-2011 14 Leistungsverbrauch des CMOS Inverters ► Ladung-Pumpen: Beim Umschalten zu 1 lädt der p-Transistor die Last C L bis V DD auf, und beim Umschalten zu 0 entlädt der n-Transistor sie bis Null. P cp =f C L V DD 2 Der Leistungsbedarf des Ladung-Pumpens ist proportional der Frequenz und dem Quadrat der Versorgungsspannung. ► Der Totalverbrauch ist die Summe von beiden (wenn Kurzschlussstrom auch auftritt), er ist proportional der Frequenz und der zweiten, bzw. dritten Potenz der Versorgungsspannung.

15 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2011-11-11 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008-2011 15 Komponenten des Leistungsverbrauchs der CMOS Schaltkreise ► Dynamische Komponenten – bei jeder Umschaltung  Kurzschlussstrom, Ladung-Pumpen  proportional der Ereignishäufigkeit Taktfrequenz Aktivität des Schaltkreises ► Weitere Komponenten wegen parasitärer Effekte:  Unterschwellströme  Leckströme von pn Übergängen – leakage: heute schon erheblich  Leckage durch das Dielektrikum des Gates

16 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2011-11-11 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008-2011 16 Konstruktionsfragen ► Konstruktion von CMOS Gattern ► Herstellung (Überschau der poly-Si Gate Technologie) ► Layout

17 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2011-11-11 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008-2011 17  beide kombiniert: komplex Gatter CMOS Gatter ► Konstruktion von nMOS Schalternetz: ► Anstelle Schalter: nMOS Transistoren ► anstelle Load: das Duale des nMOS Schaltnetzes aus pMOS Transistoren  serieller Strompfad: NAND Verknüpfung  paralleler Strompfad: NOR Verknüpfung

18 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2011-11-11 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008-2011 18 ► Im CMOS Inverter werden beide Transistoren gesteuert. ► Bei Gatter erscheinen je ein „oberer" (pMOS) und ein „unterer" (nMOS) Netzwerk, beide bestehen aus soviel Transistoren wie die Funktion Eingänge hat.  Bei jenen Eingangskombinationen, wo der Ausgang 0 ist, bildet das untere Netzwerk einen Kurzschluss zwischen dem Ausgang und dem Grund, während das obere Netzwerk zwischen dem Ausgang und der Versorgung gebrochen ist.  Wenn der Ausgangswert 1 ist, dann ist das untere Netzwerk gebrochen, und dafür bildet der obere einen Kurzschluss Mit den p- bzw. n-Transistoren sollen duale Netzwerke realisiert werden. ► Gates mit demselben Eingangssignal sollen miteinander verbunden werden. CMOS Gatter

19 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2011-11-11 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008-2011 19 CMOS Gatter ► NOR Gatter ► NAND Gatter Für ein Gatter mit n Eingängen sind 2n Transistoren notwendig. (passzív terhelésű kapuknál csak n+1 kell)

20 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2011-11-11 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008-2011 20 Konstruktion von CMOS Gattern ► duale Topologie (aus Schleife Knotenpunkt, aus Knotenpunkt Schleife) ► duale Komponenten: pMOS statt nMOS ► Gates mit demselben Eingangssignal sollen miteinander verbunden werden. ► geeignete Dimensionierung der W/L Verhältnisse BCAF 

21 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2011-11-11 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008-2011 21 Untersuchte Abstraktionsebene SYSTEM BLOCK (MODULE) + GATTER (GATE) SCHALTKREIS (CIRCUIT) n+ SD G BAUSTEIN (DEVICE) V out V in

22 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2011-11-11 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008-2011 22 Layout eines Verarmungs-Inverters ► Layout = Die Gesamtheit der 2D-Gebilde auf der Maskenfolge ► Einer jeden Maske wird ein Farbenkode geordnet:  Aktivbereich: rot  poly-Si: grün  Kontakte:schwarz  Metall:blau ► Maske = Layout-Ebene S G D S G D Wo gibt es Transistor? Wo zwischen dotierten Bereichen sich ein Kanal bilden kann. CHANNEL = ACTIVE AND POLY

23 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2011-11-11 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008-2011 23 Si-Compiler ► Logische Schema oder Beschreibung auf hoher Ebene ► Schaltplan auf Transistor-Ebene mit W/L Daten ► Layout mit Stick-Diagramm ► Vollständiges Layout  automatische Konversion zwischen den Beschreibungs- formen  HARDWARE-SYNTHESE 1.Von Verhaltensbeschreibung in Strukturelle 2.Realisierung von strukturellen Beschreibung in gegebener Technologie: technology mapping Jetzt wurden die Grundlagen der Realisierung in IC- Form vorgestellt Es ist auch in FPGA-Form möglich

24 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2011-11-11 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008-2011 24 Layout eines CMOS Inverters p Wanne n Wanne

25 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2011-11-11 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008-2011 25 Vereinfachtes Layout: Stick diagram aktíve Zone Poly Metall Kontakt Vdd Out In GND In Out W/L Verhältnisse sind gegeben 2/2

26 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2011-11-11 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008-2011 26 Layout Primitiven: einfache Gebilde Gate (Maske der poly-Si Musterung) Kontakte (Fenstermaske im Feldoxyd) S/D Anschlüsse (Maske der Metallisierung) Aktíve Zone (Fenstermaske im Dünnoxyd)

27 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2011-11-11 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008-2011 27 Layout eines nMOS Transistors: Layout Primitiven auf echten Layoutschichten Layout eines nMOS Transistors + Umrisslinie + Anschlüsse (Pins) Makro eines nMOS Transistors: Umriss, Anschlüsse, Beschriftungen: auf Pseudoschichten nMOS D S G G Layout Makros – aus Primitiven

28 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2011-11-11 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008-2011 28 Layout Makros – aus Makros und Primitiven nMOS D S G G pMOSDS G G Layout auf Gatterebene

29 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2011-11-11 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008-2011 29 n+ p-Si Substrat n Wanne p+ CMOS Struktur (Inverter)

30 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2011-11-11 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008-2011 30 ► Zusätzliche Masken:  n-Wanne (oder p-Wanne, je nach Substrat-Typ)  P-Diffusion (oder n-Diffusion, je nach Substrat-Typ) ► CMOS mit mehreren Metallschichten:  eine eigene Maske für eine jede Metallschicht,  Kontakte, Vias ► Mehrere Polyschichten sind möglich (analog CMOS) ► Typisch: 15..20 Masken ► Für die Machbarkeit sind Regeln einzuhalten: Entwurfsregeln (Design Rules, DRC)  diese folgen von der Technologie, gegeben vom IC- Hersteller CMOS Strukturen

31 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2011-11-11 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008-2011 31 Ausschnitt eines CMOS layouts INV NAND3 Die Schaltung kann vom Layout wiederhergestellt werden: Prüfung, realistische Verzögerungen nur 2 Metallschichten

32 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2011-11-11 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008-2011 32 Moderne Verbindungstechnik

33 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2011-11-11 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008-2011 33 Beispiel: Intel 0.25 μm Technologie 5 metal layers Ti/Al - Cu/Ti/TiN Polysilicon dielectric

34 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2011-11-11 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008-2011 34 Kapazitäten der Leitungen Elektrische Feldlinien W H t di Dielektrikum (SiO 2 ) Substrat C pp = (  di /t di ) WL Stromrichtung Dielektrizitäts- konstante (SiO 2 => 3.9) L Parallele Elektroden: parallel plate capacitance

35 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2011-11-11 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008-2011 35 Kapazitäten der Leitungen interwire fringe pp C wire = C pp + C fringe + C interwire = (  di /t di )WL + (2  di )/log(t di /H) + (  di /t di )HL parallele Platte Rand- kapazität Kapazität zwischen Leitungen H

36 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2011-11-11 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008-2011 36 Weitere Effekte bei Leitungen ► Widerstand ► RC Leitungen von verteilten Parametern Diffusionsgleichung