Cim Design flow, production flow, maszkok, technológia Tervezési szabályok, lambda. Pálcika diagram, alap layoutok Layout tervezés, P&R.

Az előadások a következő témára: "Cim Design flow, production flow, maszkok, technológia Tervezési szabályok, lambda. Pálcika diagram, alap layoutok Layout tervezés, P&R."— Előadás másolata:

1 Cim Design flow, production flow, maszkok, technológia Tervezési szabályok, lambda. Pálcika diagram, alap layoutok Layout tervezés, P&R

2

3

4 Amit az ábra nem tükröz hierarchikus jelleg több iteráció áramköri megközelítés (St cella, gate array stb.)

5 TOP DOWN UP BOTTOM nagyobb elemek felbontása kisebb részekre - szimuláció - fizikai megvalósítás Tervezés Funkcionális leírás (viselkedés) Strukturális ” Fázisregiszteres ”

6 Inverter layout

7 Proc1

8 Proc2

9 1

10 2

11 LOCOS Így nem

12 LOCOS

13 3

14 4 Etch thin oxide

15 4

16 4

17 5 p

18 6

19 7

20 Inv keresztmetszet

21

22 5 Mask 1 Mask 2

23 4 Mask 3

24 3 Mask 4

25 2 Mask 5

26 1 Mask 6

27 Mask 7

28

29

30 CMOS gate array

31 NOR A B Y VDD VSS Metal 2

32 A B VDD VSS NAND Y Metal 2

33 A VDD VSS Inverter Y Metal 2

34 NMOS technológia UNITS=MICRONS, GRID=1.0; NEWGOUP INVER; POLY(1) S,4,4:48,40,-16,-8,-24,32,8,16,-16,80; RECT(3) 0,20:56,8; POLY(3) S,0,40:32,28,8,16,-16,-20,-24,-24;.... RECT(5) 0,6:56,10; RECT(5) 0,70:56,10; ENDGROUP;.... GROUP INVER,10,10,0;.... FINISH; T2T2 T1T1 W2W2 W1W1 L1L1 L2L2

35 1 réteges szabályok Aktív PoliSi Fém Kontaktus

36 2 réteges szabályok Kontaktus Tranzisztor

37 kapukkal tranzisztorokkal standard cellaként layouttal topológiával Egy áramkör megadható

38 Egy tranzisztor területe kb. 3-szorosa a gate területének UL  βUL  β

39 = 0  Minimálinverter (minimális területű)

40 Órajellel szinkronizált S-R tároló

41

42 B A