Technische und Wirtschaftswissenschaftliche Universität Budapest Lehrstuhl für Elektronische Bauelemente MIKROELEKTRONIK, VIEEAB00 Testen, DFT – Entwurf für Testbarkeit

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET Testen von ICs ►Testgeräte ►Strukturelles und funktionelles Testen ►Fehlermodelle ►Fehlerdetektierung ►Entwurf für Testbarkeit – DFT

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET Messen -- womit? Rechnergesteuerte Messautomaten Statische / funktionelle / dynamisce Messungen Scheibentest / Bausteintest IC Messtechnik

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET IC Messtechnik Scheibentest mit Nadeln Der defekte Chip wird mit Farbe markiert. Solche Chips werden gar nicht verpackt.

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET VERSORGUNG ANPASSUNGSKARTE DUT ST EU ER U N G TESTER Testen mittels IC Testautomat SIMULATOR TESTSEQUENZNETZLISTE TRACE-FILE PIN-FILE INPUT VEKTORENOUTPUT VEKTOREN O.K. ? SPEICHER TREIBER KOMPARA- TOREN Tektronix LV500 (BME EET)

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET Test-Philosophie Funktioneller Test – Prüfung nach der Spezifikation Das geht gut bei der Verifikation des Entwurfs auf allen Abstraktionsebenen Beim Produktionstest wäre es viel zu kompliziert Struktureller Test – Prüfung nach der Netzliste Ob alle Elemente der Netzliste im Chip funktions- fähig sind Dazu sind Fehlermodelle notwendig Messtechnik der ICs

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET Fragestellung beim Test NETZLISTE ENTWERFEN SPEZIFIKAZION PRODUKT PRODUKTION ? STRUKTU- RELLER TEST F UNKTIONELLER TEST ? LOGIK- VERIFI- KATION ?

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET Was soll gemessen werden? Entwurf von Testsequenzen Jedes Logikelement muss “bewegt werden”, und beobachtet werden, ob es “sich bewegt ?” bei minimaler Zeitaufwand Wir wollen “alle möglichen Defekte” detektieren Dazu braucht man Fehlermodelle. go-nogo Test / Diagnostiktest Testen - Kosten ! Strukturelles Testen von ICs

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET Fehlermodell: abstrakte Fehlerarten 1. Kurzschluss zur Versorgung: STUCK-AT-0, STUCK-AT-1 2. Kurzschluss von Signalen: BRIDGING (unhandlich auf Logikebene) 3. Gebrochene Signalleitung: OPEN (Speichereffekte) 4. Bei MOS Transistor: STUCK-OPEN, Einfacher/mehrfacher Defekt Nur einfache Stuck-at Fehler werden getestet Fehlermodelle

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET  Eine Liste der möglichen Stuck-at Fehler wird aufgestellt  Ein jeder Fehler muss angeregt (aktiviert) werden, gesetzt zum inversen Wert.  Dazu muss eine Belegung der Eingänge gesucht werden, weil die direkte Ermittlung nicht möglich ist.  Die Präsenz des Fehlers muss beobachtet werden  Dazu ist ein sensibilisierter Weg von der Fehlerstelle zu einem Ausgang geschafft werden, das ist wieder nur mit einem Suchvorgang möglich. Der Detektierungsvorgang

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET Entwurf von Testsequenzen 1. Kombinatorische Netzwerke (Schaltnetze) D Algorithmus, PODEM Algorithmus Hauptproblem: die Boole’schen Funktionen haben keine Inverse 2. Sequentielle Netzwerke (Schaltwerke) Nur der “Entwurf für Testbarkeit" hilft (Design for Testability, DFT) 3. Speicher ICs Spezialalgorithmen, heute O(n) Forderung

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET Fehlerabdeckung und Fehlersimulation ► DIE QUALITÄT DER TESTSEQUENZ: FEHLERABDECKUNG = DETEKTIERTE FEHLER / MÖGLICHE FEHLER ► UNDETEKTIERT (DURCHSCHLUPF): (1-C)*(1-Y)/(1-C(1-Y)) C = FEHLERABDECKUNG (FAULT COVERAGE) Y = AUSBEUTE (YIELD) ► TEST DER TESTSEQUENZ: FEHLERSIMULATION – RECHENINTENSIV

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET Generierung der Testsequenz NETZLISTE INPUT DER TESTSEQUENZ GENERIERUNG DER LISTE DER STUCK-AT FEHLER ENDE SIMULATION FEHLERSIMULATION ZUSÄTZLICHE SEQUENZ FEHLERABDECKUNG O.K. ?

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET Grad der Testbarkeit ► Setzbarkeit (Controllability):  Der Schaltkreis muss in einen bekannten Zustand gesetzt werden.  Wenn wir zu den internen Speicher direkten Zugriff hätten, dann würde es verhältnismässig einfach gelingen.  Wie es gelingt, das hängt davon ab, durch wieviel Gatter können wir die internen Knoten erreichen und setzen. ► Beobachtbarkeit (Observability):  Nach der Setzung muss der erwünschte Zustand durch Beobachtung verifiziert werden.  Wenn wir zu den Ausgängen der internen Speicher direkten Zugriff hätten, dann würde es verhältnismässig einfach gelingen.  Wie es gelingt, das hängt davon ab, durch wieviel Gatter können wir den Zustand der internen Knoten ablesen. ► Grad der Testbarkeit = Setzbarkeit + Beobachtbarkeit ► Je niedriger, desto besser!

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET Entwurf für Testbarkeit, DFT ► Das Testen verursacht hohe Kosten. Es lohnt sich, diese durch Spezialmassnahmen zu reduzieren ► Durch Reduzierung des Grades der Testbarkeit können die Testkosten reduziert werden ► Das ist durch geeignete Entwurfsmethodik möglich  Entwurf für Testbarkeit (design for testability) ► Kostenoptimierung  etliche zusätzliche Pins  um 5-10% mehr Si Fläche  selbsttestender Schaltkreis  deutlich billigeres Testen, etwas höhere Produktionskosten

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET DFT Methoden ► Ad hoc ► Prüfpfad (Scan Design) ► Eingebauter Selbsttest (BIST) ► BILBO ► Kantenbeobachtung (Boundary Scan)

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET Ad hoc DFT ► Die Kreativität und Phantasie des Entwerfers wird zur Hilfe gebeten ► Leichteres Setzten und Beobachten durch zusätzliche pins – teuer! ► Einführung von Testmode(n) zur Besserung des Grades der Testbarkeit. ► Divide et impera! – Umkonfigurierung zum Testen von internen Teilblöcken – durch einbau von Multiplexern

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET Das Prinzip scan design Methodik fürs Testen von Schaltwerken Der sequentielle Schaltkreis (Schaltwerk) als Zustandsmaschine Logik MS Speicher

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET Das Prinzip scan design Methodik fürs Testen von Schaltwerken Das scan path ermöglicht einen quasi-direkten Zugriff zu den internen Speichern, deshalb brauchen wir nur noch zwei kombinatorische Schaltkreise zu testen. Logik MS Speicher

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET Methoden des DFT ► Der Hauptzug ist: Setzbarkeit und Beobachtbarkeit bessern ► Aufbau von Prüfpfad (scan path)  2 Betriebsarten: Normalbetrieb (System) – Der Schaltkreis arbeitet normal Testbetrieb – Speicher und kombinatorische Teile werden getrennt –die kombinatorische Teile werden durch den D-Algorithmus getestet –die Speicher werden mittels scan path getestet  scan path: die Speicherelemente werden in ein Schieberegister zusammengefügt, und als Erweiterung des Testers verwendet dazu sind Spezialspeicherzellen notwendig Zellbibliotheken enthalten üblicherweise auch solche Zellen DQ cp DQ SIN SOUT cp test

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET Scan design – das Prinzip ► Ein Satz von n Speichern wird zu einem grossen, n-Bit Schieberegister zusammengefügt ► ein Muster von n Bit wird durchgeschoben  … checkerboard Muster  … flush Muster, mit Übergängen 0-0, 0-1, 1-1, 1-0 SIN SOUT TEST

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET Eingebauter Selbsttest ► Eingebauter Selbsttest – built-in self-test (BIST) ► In VLSI Plättchen kann in einem Teil der Chipfläche Spezialhardware für den Test aufgebaut werden  der IC testet sich selbst, ohne externe Aufrüstung  der Test erfolgt bei maximaler Betriebsfrequenz des IC  die Testautomaten sind immer mit den Schaltkreisen der früheren Generation aufgebaut. Der Antrieb der Chips der neuen Technologie mit max. Frequenz ist eine grosse Forderung.  Der Selbsttest kann auch im eingebauten Chips durch- geführt werden (z.B. aktiviert mittels boundary scan) z.B. bei Systemen von hoher Zuverlässigkeit wie aerospace

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET Eingebauter Selbsttest ► Für den BIST muss alles auf dem Chip aufgebaut werden, was die Testautomaten enthalten.  TPG: test pattern generator Dies Block liefert die Serie der Eingangsvektoren (Test- vektoren)  TRE: test result evaluator Dies Block wertet die Antworten des getesteten Schalt- kreises (Ausgangsvektoren) aus

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET Die Grundstruktur der BIST Architektur der geprüfte Schaltkreis TPG TRE

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET Realisierungsmöglichkeiten für den TPG ► Anwendung von gespeicherten Testvektoren  in on-Chip ROM  nur für kurze Sequenzen ► Vollständiger (erschöpfender, exhaustive) Test  mit einem Logikschaltkreis auf dem Chip (z.B. Zähler) werden alle möglichen Eingangskombinationen generiert  Testzeit: O(2 n ) – n ist die Breite des Eingangsvektors, bei n>25 ist die Zeit unakzeptabel ► Pseudo-exhaustive Test: teilweise gespeicherte, teilweise generierte Testvektoren ► Verwendung von Zufallsnummer-Generator (random pattern): HW Pseudo Zufallsnummer- Generator

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET Pseudo Zufallsnummer-Generator: LFSR ► Pseudo-Zufallsnummern können durch Schieberegister mit linearer Rückkopplung (linear feedback shift register, LFSR) generiert werden  Angezapftes Schieberegister, die Anzapfung und der Ausgang durch XOR verknüpft und zurückgekoppelt zum Eingang  n, m relative Primzahlen. Periodenlänge: 2 n+m -1 n Bit Sh. Reg. m Bit Sh. Reg. XOR out cp

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET Realisierung von TPG durch LFSR ► Alle Ausgänge werden parallel ausgeführt und rückgekoppelt: ► XOR Gatter, bei E=0 wird eine Serie mit gleichmässiger Verteilung generiert DQ + DQ + DQ + DQ + E Q g0g0 g1g1 g2g2 g3g3

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET Realisierungsmöglichkeiten für den TRE ► Paritätsprüfung: ist die Anzahl der 1-en gerade oder ungerade in der Bitserie  fault masking = 50%  unakzeptabel hoch ► Zählen: die Anzahl der 1-en (Anzahl der 01 Über- gänge) hochzählen und mit einer Referenz von einem guten Schaltkreis vergleichen ► Signaturprüfung: die Bitserie am Ausgang wird mit einem Algorithmus zu einem Bitmuster komprimiert und mit einer Referenz von einem guten Schaltkreis verglichen

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET Realisierung von TRE durch LFSR ► Das LFSR bei TPG wird verwendet, mit parallelen Eingängen bei den XOR Gattern ► Der am Ende des Tests im Register verbleibende Wert ist die Signatur DQ + DQ + DQ + DQ + E Q D0D0 D1D1 D2D2 D3D3

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET Der BIST von Pipeline-Schaltkreisen ► Normalbetrieb:  Datenverarbeitung in mehreren Schritten  zwischen den Schritten werden die Daten in Registern gespeichert  Ausgang der Vorstufe == Eingang für die Nächste Datenregister 3. Stufe 1. Stufe Datenregister 2. Stufe Datenregister Steuerlogik

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET Der BIST von Pipeline-Schaltkreisen ► Testbetrieb: das Datenregister wird LFSR 1.im nichtgetesteten Block: Datenregister 2.im getesteten Block: anstelle Eingangsregister TPG 3.im getesteten Block: anstelle Ausgangsregister TRE 4.die getestete Stufe ist vom Pipeline abgetrennt Datenregister 3. Stufe 1. Stufe TPG TRE 2. Stufe Datenregister Steuerlogik für Betriebsmode

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET Der BIST von Pipeline-Schaltkreisen ► Testbetrieb: das Datenregister wird LFSR 1.im nichtgetesteten Block: Datenregister 2.im getesteten Block: anstelle Eingangsregister TPG 3.im getesteten Block: anstelle Ausgangsregister TRE 4.die getestete Stufe ist vom Pipeline abgetrennt TRE 3. Stufe 1. Stufe DatenregisterTPG 2. Stufe Datenregister Steuerlogik für Betriebsmode

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET Der BIST von Pipeline-Schaltkreisen ► Testbetrieb: das Datenregister wird LFSR 1.im nichtgetesteten Block: Datenregister 2.im getesteten Block: anstelle Eingangsregister TPG 3.im getesteten Block: anstelle Ausgangsregister TRE 4.die getestete Stufe ist vom Pipeline abgetrennt TPG 3. Stufe 1. Stufe Datenregister 2. Stufe TRE Steuerlogik für Betriebsmode

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET Der BIST von Pipeline-Schaltkreisen: BILBO ► BILBO (built-in block observer) Register:  paralleles schreib/lese Register im Normalbetrieb,  im Testbetrieb Shiftreg. oder LFSR, mal TPG, mal TRE BILBO 3. Stufe 1. Stufe BILBO 2. Stufe BILBO Steuerlogik für Betriebsmode

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET Der boundary-scan Standard ► Boundary scan – Kantenbeobachtung ► IEEE Rekommandation (1149.1) ► Eigenschaften:  Schaltkreiserweiterung, eingebaut in den (digitalen, VLSI) IC  in erster Linie für Platinentest (PCB)  aber kann zusätzlich auch für den Test des IC verwendet werden z.B. zum Auslesen des Ergebnisses des BIST, on-line thermal monitoring

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET Der Boundary-scan Standard CI = circuit identifier (32 bit) IR = instruction register (  2 bit) TAP = Test Access Port controller 4 zusätzliche Pins Standardisierter Zusatzschaltkreis Automatisch gene- rierbar TDI = Test Data Input TDO = Test Data Output TMS = Test Mode Select TCK = Test Clock Schaltkreis

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET TDI TCK TMS TDO Platine mit ausgebautem Boundary-scan Schaltkreis

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET Die Steuerung der BS Schaltkreise Alle IR Register werden gemeinsam geladen Schaltkreis

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET Die wichtigsten Befehle: Start und Auswertung von BIST Ablesen des Thermometers SAMPLE/PRELOAD BYPASS EXTEST INTEST Die Steuerung der BS Schaltkreise Das BS Register von zwei ICs befinden sich im Pfad, die anderen sind nur mit dem Bypass Register dabei Schaltkreis

Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET Externe Steuerung des BIST bei BS ► Der BIST kann z.B. durch boundary scan gestartet werden, das Ergebnis kann seriell ausgeschoben werden Die wichtigsten Befehle: SAMPLE/PRELOAD BYPASS EXTEST INTEST Schaltkreis