Technische und Wirtschaftswissenschaftliche Universität Budapest Lehrstuhl für Elektronische Bauelemente MIKROELEKTRONIK, VIEEAB00.

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1 http://www.eet.bme.hu Technische und Wirtschaftswissenschaftliche Universität Budapest Lehrstuhl für Elektronische Bauelemente MIKROELEKTRONIK, VIEEAB00 IC Entwurf: Entwurfsregeln, Vorwegentwurf bzw. -Herstellung Design Flow, MPW Herstellung http://www.eet.bme.hu/~poppe/miel/hu/17-ICtervezes2.ppt

2 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 2 Elemente des Mikroelektronik-CAD Optimierung Physikalische Bausteinsimulation Technologie-Simulation Komponentenparameter Entwurfsregeln Verhaltensbeschreibung Spezifikation in VHDL oder in Verilog Systemsimulation Entwurf auf Systemebene Strukturelle Beschreibung Schemen-Editor Logiksimulation Synthese Logikentwurf Layout Generation Layoutbeschreibung Layout EditorSchaltkreissimulation Timing Parameter Entwurf auf Transistorebene Abstraktionsebene:Repräsentation: Simulator:

3 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 3 Elemente der Entwurfssysteme ► Schaltkreiseingabe  HDL (Verilog, VHDL) Verhaltensbeschreibung (Verilog, VHDL, SystemC) Strukturelle Beschreibung (Verilog, VHDL)  Graphische Eingabe (strukturell) ► Simulation (auf allen Abstraktionsebenen)  System, Logik auf Gatterebene, Schaltkreis  Display-Instrumente  Konzeptioneller Entwurf, Prüfung des Layouts ► Synthese auf hoher Ebene ► Layout Synthese Auf jeder Abstraktionsebene: entsprechende Repräsentation – Datenbasen

4 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 4 Die aufgeführten Elemente sind zu keiner Realisierungsmethode gebunden! Warum ist das möglich? ► Der Entwurf der IC Technologie – und der der Anwendung sind fest getrennt. ► Sie sind gekoppelt durch die Entwurfsregeln und die Modellparameter. Was folgt daraus? ► Offene Entwurfssysteme sind möglich (dieselbe Software kann für beliebige Technologie und Realisationsart benutzt werden, z.B. Mentor Graphics für IC oder FPGA). ► Der Entwurf von digitalen ICs verlangt keine tiefgründigen Mikroelektronik-Kentnisse. (Aber der Analog schon!!) Unabhängigkeit von Technologie

5 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 5 Entwurfsregeln ► Einfache geometrische Regeln zur Gestaltung des Layouts ► Sie hängen von der Auflösungsfähigkeit der Technologie (minimale Strukturbreite, MFS) ab. Solche sind z.B.:  minimale Abmessungen von Gebilden auf unterschiedlichen Masken  minimale Abstände und/oder Überlappungen von Gebilden auf denselben bzw. unterschiedlichen Masken, usw.

6 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 6 Entwurfsregeln mit ► Regeln:  = 2  (Auflösung der Technologie, MFS) Die Regeln sind in Einheiten von angegeben (ganzes Vielfache), die Layout-Gebilde sind auf ein solches Raster ausgelegt. ► Vorteil: so ein Layout kann auf eine Technologie mit kleinerer Strukturgrösse leicht portiert werden, es braucht lediglich der Wert von umgeschrieben zu werden.

7 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 7 Typische Entwurfsregeln mit ► Weite von aktiven Flächen (Diffusionsstreifen) : 2 ► Abstand von Aktiven: 3 (wegen Sperrschicht) ► poly-Si: Streifenweite, Abstand: 2 ► Weite von Metallstreifen, Abstand: 3 (wegen Oxydstufen) 2 3

8 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 8 Typische Entwurfsregeln mit ► Grösse von Kontaktfenstern: 2 ► Abstand Kontakt–Metall: ► Überlappung Gate über Aktiv, usw. 2

9 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 9 Der Prozess von IC Entwurf ► Spezifikation ► Vorfabrikation, Vorentwurf ► Das Design Flow – illustriert am Beispiel des Standardzellen-Entwurfs ► Hierarchischer Entwurf (top-down, bottom-up) ► Globales (Chip) Layout: Floorplan

10 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 10 Specifikation – der erste Schritt des Entwurfs ► Technische Spezifikation (global)  Was ist die Funktion, die durch Elektronik realisiert wer- den soll? (z.B. digitale Steuerung von Modell- Eisenbahn) Aufbau eines Systemmodells z.B. in UML ► Wirtschaftliche Spezifikation  In was für einem Produkt wird das System verwendet?  Wie hoch ist sein Kostenanteil innerhalb des Produkts  Sind die Kosten begrenzt? z.B. Taschenrechner – die meisten Kosten stellen das Gehäuse, die Tastatur und das Display dar ► Weitere Gesichtspunkte  es soll nicht nachfabrizierbar sein (z.B. Militärelektronik oder andere Systeme mit hohem Mehrwert)

11 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 11 Specifikation – der erste Schritt des Entwurfs ► Weitere Gesichtspunkte (Fortsetzung)  räumliche Grenzen (siehe Beispiel mit Modellbahn - der Dekoder soll in einer N-Lokomotiv untergebracht werden)  niedriger Verbrauch wird erwartet, Batteriebetrieb – wie Laptop oder Handy (low power design)  niedrige Versorgungsspannung (z.B. 1.5V), ist erwünscht (low voltage design)  Konkurrenzfähigkeit Zeit bis zur Markteinführung (time-to-market) technologischer Vorsprung  wirtschaftliche Abhängigkeiten z.B. beim FPGA-Entwurf – wie lange wird das verwendete FPGA erhältlich sein? die Frage des sog. 2nd sourcing ► Standards  z.B. bei aerospace Verwendung darf kein volatiles Mittel eingebaut werden

12 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 12 Festlegung der Spezifikation ► Entscheidung: was soll analog, was soll digital sein  z.B. Modellbahn-Kontroller: 1 digitaler IC – vielerlei analoge Umgebungen  unterschiedliche Funktionen: –Lokomotiv-Dekoder, –Weiche-Dekoder, –Semaphor-Dekoder ► Bei digitalen Systemkomponenten: gemeinsamer HW-SW Entwurf, dann Partitionierung (mit Rücksicht auf Kostenanteile) ► Optimierung von wichtigen digitalen HW System- parametern, wie z.B.  Breite der Daten- und Adressenbusse,  Dimensionierung von Speichern, usw.

13 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 13 Festlegung der Spezifikation 2 ► Die Spezifikation der grösseren HW Komponenten wird universell festgesetzt – in HDL beschrieben  Verhaltensbeschreibung wird erstellt – das ist unabhängig von der Form der Realisierung Das ist die Festlegung der exakten technischen Spezifikation des Komponenten Das ist für formale Verifikation geeignet: –Tut es wirklich das, was erwartet wird?  Davon kann eine strukturelle Beschreibung erstellt werden (per Hand oder Synthese) – das kann immer noch unabhängig von der endgültigen Realisierung sein  die Methodik der Prüfung (Test) wird angegeben (test bench – Beschreibung der Stimuli für Logiksimulation) z.B. auch das US DoD verlangt Stimuli in VHDL ► Das IP ist unabhängig von der Realisierung beschrieben

14 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 14 Methode für Realisation wird gewählt ► Was beeinflusst die Entscheidung?  Erfahrung der Entwerfer: was kennen sie am besten?  Was für Entwurfsprogramme stehen zur Verfügung  Gesichtspunkte nicht technischer Charakter: finanzielle und zeitliche Beschränkungen, copy-safe Realisierung, Stückzahl, Konkurrenzfähigkeit, usw. z.B. : ein „Brettmodell“ ist dringend notwendig – FPGA Stückzahl 100000 – ASIC

15 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 15 Beispiel: Signalbearbeitung ► Rein analoge Realisierung von A(  ) ► oder digitale Filterung: statt A(  ) eine Z-Transformation  Verzögerungsglieder  Multiplizierer  Addierer ► Methode wählen für die Realisierung  DSP + Software flexibel, die Charakteristik ist einfach zu modifizieren nicht copy-safe, volatil, eventuell eine komplizierte Umgebung  Zielhardware: Verzögerung – Schieberegister, Addierer/Multiplizierer – Kombinatorik –FPGA – wiederprogrammierbar –ASIC – ein für allemal feste Architektur S&H A/D A(  ) D/A   Völlig automatisierbarer Entwurfsprozess

16 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 16 Vorfabrikation – niedrigere Kosten ► Allgemeines Prinzip in der modernen Industrie zur schnellen Herstellung des Produkts (z.B. Panelwohnungen), ► Dadurch können die NRE Kosten für 1 Produkt reduziert werden ► In der Mikroelektronik:  Möglichst viele technologische Schritte sollen vorweg gemacht werden Vorfabrikation auf der Ebene der Si Scheibe: –Die komplette Technologie wird durchgeführt, bis auf die Metallisierungsmasken –vorweg hergestellte Elemente (Transistoren oder ganze Gatter) in Matrix angeordnet – Elementenmatrix »nMOS Transistoren – ULA (uncomitted logic array) »Gatter – gate array – GA, auch in CMOS –die endgültige Schaltung wird durch Verbindung der Matrixelementen mittels Metallisierung erstellt (Metallisierungsmaske(n) Personalisierung) »Problem: Elementenausnutzung, Kosten, Durchlaufzeit – heutzutage schon überholt kompletter vorfabrizierter verpackter IC –programmierbare Schaltkreise: »  CTRL-er, DSP, PLA, EPROM, FPGA (Field Programmable Gate Array) »kosteneffiziente und sehr flexible Lösungen  Heutzutage kommt das FPGA stärker gegen ASICs auf, weil die Maskenherstellung und Bearbeitung des Si mit den heutigen Technologien sehr teuer ist.

17 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 17 Programmierung von klassischen Gate-Arrays billig hoch nur Metallisierung Metallisierung + Kontakte Metall + Kont. + Diffusionsschicht... full custom Elementen- Preis Dichte Maske(n) zur Programmierung:

18 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 18 Vorentwurf – niedrigere Kosten ► Einzelentwurf von einfachen Grundgattern und grundlegenden Logikelementen lohnt sich nicht  ihre Logik und Stick-Layout ist bei jeder CMOS Technologie gleich  sie sind nicht individuell und werden oft gebraucht ► Sie werden vorweg entworfen und standardisiert  Standardzellenbibliothek ► "Standard cellák" általános értelemben minden megvalósítási módnál léteznek ► Damit können die Entwurfskosten reduziert werden

19 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 19 Standardzellen ► Für Hardware  PCB-Platine: Katalog-ICs (wie SN Serie, usw.)  FPGA: vorentworfene Kodes  gate array: vorentworfene Metallverbindungen für Logikzellen  Standardzellen-IC: die Standardzellen selbst – fertige Zellen mit Layout  full custom IC: nicht alles wird individuell entworfen, das Layout kann auch Standard- zellen und andere grösseren eigebetteten Blöcke (RAM, ROM, IP-Layout usw.) enthalten. ► Für Software  Bibliothekroutines (wie bei C – math.h, usw.)  C++ Klassen (class library-s) IP Blöcke: In HDL beschriebene, hinunter bis zur Layout-Ebene auf beliebiger Technologie synthetisierbare Blöcke, angegeben auf hoher Ebene. IP == intellectual property (geistiges Eigentum) z.B. auch volle Mikrokontroller-Kerne sind erhältlich bei sog. IP-Brokers in HDL. Diese können sowohl auf ASICs, als auch auf FPGA synthetisiert werden

20 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 20 Standardzellen im engeren Sinn ► Beim Entwurf von monolithischen ICs verwendete Bausteine:  Grundgatter  Komplexere Logikfunktionen ► Vorentworfenes perfektes Layout, geprüfte Funktionalität  Gebundenheiten bei der Gestaltung des Layouts feste Höhe (aber variable Breite) festgesetztes Raster für Signalanschlüsse VDD und GND Anschlüsse in gebundenen Positionen  diese Gebundenheiten des Layouts fördern die Tätigkeit der automatischen CAD Programme beim physikalischen Entwurf des IC

21 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 21 Überschau/Vergleich 1. leicht?

22 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 22 Überschau/Vergleich 2. PCB Preis Serie Full custom Gate arrayStd. Zellen 10 3 10 4 10 6

23 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 23 Entwurf mit Standardzellen ► Zellenbibliothek ► geometrische Gebundenheiten in der Bibliothek:  standardisierte Höhe (beliebige Breite),  Versorgungsschiene fest plaziert,  Signalanschlüsse müssen auf einem Grid liegen ► geregeltes Chip Layout:  Zellen formen Zeilen,  Verbindungskanäle

24 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 24 Standardzellengestaltung ► Die früher präsentierte CMOS Inverter Layout Makro wurde schon entsprechend den Konventionen des Standardzellenentwurf gestaltet: nMOS D S G G pMOSDS G G GNDVDD out in Umriss des Makros des Zellenlayouts Signalpins Versorgungspins

25 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 25 !VDD!GND Standardzellengestaltung ► Auf Layoutebene genügt eine Referenz auf den Umriss mit Pins: INV !GND!VDD out in

26 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 26 Standardzellengestaltung

27 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 27 Die Standardzellen formen Reihen: VDD GND

28 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 28 Standardzellen-IC: Zellenreihe Verdrahtungskanal

29 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 29 Ein Standardzellen-Schaltkreis:

30 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 30 Neulich: ► Die Verbindungen liegen über der Zellenstruktur:

31 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 31 Die Zellenbibliothek enthält: ► vorentworfene Logik(teil)schaltkreise, ► vollständig getestete Funktion  grafisches Symbol (für den Schemeneditor)  Simulationsmodell, Timing-Daten (zur Logiksimulation),  ausführliches Zellenlayout oder Umriss  Beschreibung (Prototyp) in der HDL des Systems ► typische Elemente: Gatter, Speicher, MUX, DEMUX, SNxxx, Zähler, usw.

32 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 32 Der design flow – Entwurfsprozess ► In einem gegebenen Entwurfssystem, ► bei einem gegebenen Entwurfsstil (z.B. Standardzellen) ► die Schrittenfolge:  welche Programme,  in welcher Reihenfolge müssen durchgeführt werden. ► Vorgeschriebene Reihenfolge ► Obligatorisch zu erstellende Dateien (Representationen oder view-s) ► Diese müssen konsistent sein (automatische Konsistenzprüfung!)

33 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 33 Standardzellen-Design-flow 1 Schaltkreiseingabe: Schemeneditor HDL Makrozellen / generierte Elemente (z.B. RAM, ROM) Funktionale Verifikation durch Logiksimulation (Pre-Layout) Simulations- ergebnisse in Ordnung? Physikalischer Entwurf: Floorplan detailed Layout Gehäuse - Bonding Funktionale Verifikation durch Logiksimulation (Post-Layout): Verzögerung der Signalleitungen, WS/TM/WP (Streuung), skew (Empfindl. auf Steilheit der Signaländerungen) Stimuli in Ordnung? Besserung der Stimuli Simulations- ergebnisse in Ordnung? ja nein ja nein ja nein 

34 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 34 Standardzellen-Design-flow 2 Vorbereitung der Produktion: Logiksimulation für Bausteintest administrative Vorbereitung Ist alles in Ordnung? ja Zurück in die ent- sprechende frühere Entwurfsphase nein  Überprüfungen, z.B.: Padring in Ordnung? Fan-in / Fan-out in Ordnung? Timing von FF-s in Ordnung? stimmen WS/TM/WP Simulationen überein? Skew-Empfindlichkeit in Ordnung? Layout DRC in Ordnung? Überprüfung der Konsistenz: Alle Pflichtschritte getan? Reihenfolge? Existieren alle notwendigen Dateien? Zeitliche Reihenfolge in Ordnung? Alles in Ordnung? nein  ja Die notwendigen Datei- en sammeln und abgeben

35 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 35 Dateien für die Produktion ► Schaltkreisbeschreibung ► Komplettes Layout ► Beschreibung des Tests (Testvektoren: Stimuli für die Eingänge und die richtigen Antworten an den Ausgängen) ► Information über Gehäuse und Bonding ► Administrative Identifikationskodes

36 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 36 Entwurfsmethodologien ► Top-down design:  Wir gehen von der Spezifikation/Beschreibung des komplexen Systems aus und partitionieren die Aufgabe schrittweise in kleinere und einfachere Blöcke.. Wie lange? Bis es gelingt, die ganze Aufgabe in einen Satz von einfachen Funktionen zu zerlegen, die bekannt sind und möglichst als fertige Bibliotekszellen zur Verfügung stehen. Der Entwurf in HDL (Verilog, VHDL, SystemC) unterstützt diese Methodik sehr günstig.

37 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 37 Entwurfsmethodologien ► Top-down design: VerhaltensbeschreibungPartitionierung: Teilschaltkreise definieren mit Verhaltensbeschreibung Simulation Verifizierung von Teilschaltkreisen durch Simulation Strukturelle Beschreibung erstellen aus den Teilschaltkreisen Simulation Stimmt? Wenn die Partitionierung erfolgreich ist, wird sie mit den Teilschaltkreisen fortgesetzt…

38 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 38 Entwurfsmethodologien ► Bottom-up design: Aus Grundelementen der Zellenbibliothek Teilschaltkreise werden zusammengestellt. Aus diesen Teilschaltkreisen weitere, komplexere Teilschaltkreise werden zusammengestellt, usw. Wie lange? Bis es gelingt, die spezifizierte Aufgabe zu realisieren. ► Hierarchische Schaltkreisbeschreibung wird erstellt (in jedem Fall).

39 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 39 Hierarchische Schaltkreisbeschreibung Top level design: core Pads Core: A_Funktion + B_Funktion A_Funktion: AA_Funktion + AB_Funktion B_Funktion: BA_Funktion + BB_Funktion AA_Funktion Element der Zellenbibliothek

40 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 40 4 zu 16 Dekoder: top level design Input Zellen Schaltkreiskern (core) Output Zellen Versorgungspads Hierarchische Schaltkreisbeschreibung

41 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 41 Hierarchische Schaltkreisbeschreibung Schaltkreiskern (core) 4 zu 16 Dekoder : top level design

42 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 42 Hierarchische Schaltkreisbeschreibung 2 zu 4 Dekoder, mit Bus 4 zu 16 Dekoder core

43 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 43 Hierarchische Schaltkreisbeschreibung 2 zu 4 Dekoder, mit Bus dec2to4

44 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 44 Hierarchische Schaltkreisbeschreibung Unterste Ebene der Hierarchie Zellenbibliotheksele- mente: inv, nand

45 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 45 Auflösung der Hierarchie (flattening) ► Der Abbau der hierarchischen Beschreibung ist Abflachung (flattening) genannt:  Ausgegangen von dem top level design wird die strukturelle Beschreibung der referenzierten Teilschaltkreise substituiert  Das wird rekursiv fortgesetzt, bis die Beschreibung nur noch Bibliothekszellen enthält. ► Die auf diese Weise abgebaute, von der Hierarchie befreite Beschreibung wird flache Beschreibung genannt (flat design). ► Auflösung der Hierarchie = design flattening

46 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 46 Auflösung der Hierarchie = design flattening Zellen Flat design Hierarchie-Abflacher Programm Top level design Teilschaltkreise Funktionen auf Zellebene Hierarchisches design Hierarchie-Ebenen

47 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 47 Erstellung des Layouts ► Flache Schaltkreis- beschreibung  ► Floorplan  Gestaltung des core-s  Gestaltung des Padrings (pad limited, core limited)  Plazierung der Zellen ► Globale Verdrahtung  Gestaltung von Verdrahtungskanälen  Stromversorgung (supply tree)  Taktsignal-Versorgung (clock tree) ► Ausführliche Verdrahtung ► DRC – Prüfung auf Entwurfsregeln

48 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 48 Der floorplan Schaltkreis- kern (core) Padring mit I/O Zellen Cornerzellen Öfters muss man per Hand helfen Das ist der globale Grundriss des IC mit den Hauptblöcken.

49 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 49 Der floorplan Das Photo des Prozessors Pentium von Intel durch optischen Mikroskop zeigt keine Einzelteile, aber der Floorplan ist erkennbar.

50 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 50 Gestaltung des floorplans ► Beispiel: Cadence Opus Floorplan mit den noch nicht placierten Pads und mit den Standardzellen, aber schon sortiert

51 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 51 Gestaltung des floorplans ► Gestaltung des Padrings durch eine hand-editierte Padpreplacement Datei ► Ergänzung mit Cornerzellen

52 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 52 Gestaltung des floorplans ► Der floorplan nach Ausgleichung:

53 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 53 Nächster Schritt: place & route ► Generierung von Verdrahtungskanälen ► Globale Verdrahtung ► Endgültige Verdrahtung ► Fehler kann auftreten ERC: electric rule checking DRC: design rule checking

54 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 54 DRC: Prüfung auf Entwurfregeln ► „Syntaktische" Prüfung des Layouts  Bei Handlayout (full custom) obligatorisch  Bei rechnergeneriertem Layout nachdrücklich empfohlen ► Anschauungsbeispiele für Prüfungen: WIDTH(A) < 0.5 Liefert jedes Gebilde der Schicht A, das schmäler als 0.5 Einheit ist. SPACING(A,B) < 0.5 Liefert jedes Gebildepaar der Schichten A und B, derer Distanz kleiner 0.5 Einheit ist

55 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 55 Layout-Makros – mehr und mehr abgeflacht: Level 1: zwei Makrocalls (Schaltkreiskern und Padring) Auch das Layout ist hierarchisch, aber das ist nicht Entwurfshierarchie, sondern eine Hierarchie von Layout-Makros

56 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 56 Layout-Makros – mehr und mehr abgeflacht: Level 2: Teile des Padrings

57 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 57 Layout-Makros – mehr und mehr abgeflacht: Level 3: weitere Teile des Padrings, Verdrahtungskanäle, Zellenreihen

58 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 58 Layout-Makros – mehr und mehr abgeflacht: Level 4: Makrocalls von Pads und Standardzellen

59 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 59 Layout-Makros – mehr und mehr abgeflacht: Level 5

60 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 60 Layout-Makros – mehr und mehr abgeflacht: Level 6

61 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 61 Layout-Makros – mehr und mehr abgeflacht: Level 7: völlig abgeflachte Makros

62 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 62 Layout-Makros – mehr und mehr abgeflacht: Level 4: Transistoren und Kontakte, erst mit Makrocalls

63 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 63 Layout-Makros – mehr und mehr abgeflacht: Level 6: Standardzellen und Kontakte völlig abgeflacht

64 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 64 Prozess des automatischen Entwurfs: Systembeschreibung Spezifikation in SystemC. HW-SW co-design System Simulation Entwurf auf System- Ebene High-Level Syntheis Timing Parameter Abstraktionsebene:Repräsentation: Simulator: Verhaltensbeschreibung Spezifikation in VHDL oder in Verilog Funktionale Verifikation Strukturelle Beschreibung in VHDL oder Verilog Logik-Simulation Mapping und Layouterstellung Entwurf auf Logik- Ebene Physikalischer Entwurf (Layout) Erstellung von Timing Data Entwurf auf Transistor- Ebene Das Entwerfen konzentriert sich hier

65 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 65 MPW Herstellung

66 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 66 Beispiel: MPW Entwurf und Herstellung ► Teilnehmer:  IC Hersteller - silicon foundry (z.B. ST, AMS, NXP, Xfab...)  Softwarehouse - EDA vendor (z.B. Cadence, Mentor,...)  Verpackungsbetrieb  MPW Service - silicon broker (z.B. EUROPRACTICE, CMP, MOSIS)  Endverbraucher, der auch den Entwurf macht (z.B. wir selbst) ► MPW Herstellung = Multi-Project Wafer  1 Si Scheibe – 10-15 unterschiedliche Chips,  Herstellungsrunden (runs): 2-3 monatlich  Laufzeit: von Layoutabgabe bis verpackte Prototypen: 2-3 hónap  Kostenverteilung, Bezahlung auf Flächenbasis z.B.: 250 EUR/mm 2, 4 mm 2  1000 EUR + 100 EUR Verpackung 5 verpackte Chips, 10 Plättchen ohne Verpackung (66 EUR/Chip) Es gibt einen Minimalpreis, auch wenn der Chip kleiner ist.  Typische Anwendung: Prototypenfertigung  small volume production: z.B. 5-6 Scheiben mit nur einem Entwurf

67 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 67 Beispiel: MPW Entwurf und Herstellung MPW Service Entwerfer und Anwender IC gyár Verpackungs- betrieb EDA vendor Entwurfs-Software Entwurfs-Software, design kit Entwurfsregeln, Elementenparameter, Zellenbibliothek Chip layout Layouts zusammenmontiert Si szelet 10-15 áramkörrel nackte Chips Verpackter IC Verpackte ICs

68 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 68 Beispiel: MPW Entwurf und Herstellung MPW Service Designer 3 Designer 2 Designer 1

69 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 2009-11-20 IC tervezés 2: Tervezési szabályok, tervező rendszerek, MPW © Poppe András, BME-EET 2008 69 Beispiel: MPW Entwurf und Herstellung