MIKROELEKTRONIKA, VIEEA306 MOS áramkörök: CMOS áramkörök, konstrukciós kérdések http://www.eet.bme.hu/~poppe/miel/hu/14-CMOS.ppt

Vizsgált absztrakciós szint RENDSZER (SYSTEM) + RÉSZEGYSÉG (MODULE) KAPU (GATE) Vout Vin ÁRAMKÖR (CIRCUIT) ESZKÖZ (DEVICE) n+ S D G 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

A CMOS inverter VDD GND KI BE n p KI=0 BE=1 KI=1 BE=0 Állandósult állapotban a két tranzisztor közül mindig csak az egyik vezet, a másik lezárt 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

A CMOS inverter karakterisztikája 2 alapeset, a tápfeszültségtől és a tranzisztorok küszöbfeszültségétől függően U BE V Tn Tp DD Felső tranzisztor vezet Alsó tranzisztor Felső tranzisztor Alsó 1. kis tápfeszültség: VDD< VTn+ |VTp| egyszerre csak az egyik tranzisztor vezet 2. nagyobb tápfeszültség VDD> VTn+ |VTp| átkapcsoláskor egyszerre vezet mindkét tranzisztor 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

A CMOS inverter karakterisztikája 1. Kis tápfeszültség: VDD< VTn+ |VTp| = DD KI V U < Tn BE ha . .......... .... - Tp határozatlan ....... ......... a karakterisztika: V DD U BE -V Tp KI Tn U BE V Tn DD -V Tp KI határozatlan A transzfer karakterisztika középső szakasza nagyon meredek, ez a CMOS inverter jellegzetes előnye. 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

A CMOS inverter karakterisztikája 2. Nagy tápfeszültség: VDD> VTn+ |VTp| Átkapcsoláskor? - "egymásba vezetés" Karakterisztika szerkesztése 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

A CMOS inverter Méretezés szimmetrikus működésre: Ha UBE=UK komparálási feszültség, a két tranzisztor árama megegyezik: UGSp=VDD-UK UGSn=UK (lásd: Elektronika jegyzet) A komparálási feszültség a két tranzisztor áramállandójának az arányától függ. Ha a komparálási feszültséget a tápfeszültség felére szeretnék beállítani, és VTn=|VTp|, akkor Kn=Kp -t kell beállítani. mivel a lyukak mozgékonysága kb. 2 ... 2.5x kisebb A komparálási feszültség a W/L arányokkal változtatható 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

A CMOS inverter – dinamikus kar. Kapcsolási idők számítása Mitől függenek? a kimenet áram-meghajtó képességétől a kimenetet terhelő kapacitástól Ha a két tranzisztor pontosan komplementer karakterisztikájú, a kapcsolási idők (fel- és lefutás) is egyformák lesznek (Kn=Kp és VTn=|VTp|) 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

A kapacitások: Meghajtó fokozat tranzisztorainak belső kapacitásai Következő fokozat tranzisztorainak bemeneti kapacitásai Vezetékezés kapacitása Vout1 Vin M2 M1 M4 M3 Vout2 CG4 CG3 CDB2 CDB1 CGD12 intrinsic MOS transistor capacitances Cw extrinsic MOS transistor (fanout) capacitances wiring (interconnect) capacitance 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

A kapacitások A belső kapacitásokat már érintettük: S-G G-D átlapolási kapacitások a csatorna kapacitása a pn átmenetek kapacitásai A vezetékezés kapacitása az összekötő vezetékek geometriájától függ (szélesség, hosszúság) a technológiai fejlődésével jelentősége egyre nő Lásd később 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

A CMOS inverter – dinamikus kar. Kapcsolási idők számítása azonos kapcs. idők, integrálás a kapacitás szélső feszültség értékeire: Ha akkor VLM – a terhelő kapacitás minimális feszültsége Csökkenthető a tápfeszültség vagy W/L növelésével 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

A CMOS inverter fogyasztása Statikus fogyasztás nincs, mert nincs statikus áram Átkapcsoláskor van dinamikus fogyasztás, amely 2 részből áll: Egymásba vezetés: A bemenő jel felfutásának egy szakaszában mindkét tranzisztor egyszerre vezet, ha VTn<UBE<VDD-VTp Töltés-pumpálás: Jelváltásokkor a kimeneten lévő CL terhelést 1-re váltáskor a p tranzisztoron keresztül tápfeszültségre töltjük, majd 0-ra váltáskor az n tranzisztoron keresztül kisütjük. Töltést pumpálunk a tápból a föld felé. 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

A CMOS inverter fogyasztása Egymásba vezetés: A bemenő jel felfutásának egy szakaszában mindkét tranzisztor egyszerre vezet, ha VTn<UBE<VDD-VTp az átfolyó töltés: , ahol tUD az idő, amíg áram folyik, b egy konstans, ami az átkapcsoló jel alakjától függ. b0.1-0.2 P ~ f VDD3 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

A CMOS inverter fogyasztása Töltéspumpálás: Jelváltásokkor a kimeneten lévő CL terhelést 1-re váltáskor a p tranzisztoron keresztül tápfeszültségre töltjük, majd 0-ra váltáskor az n tranzisztoron keresztül kisütjük. Pcp=f CLVDD2 A töltéspumpálás teljesítmény igénye arányos a frekvenciával és a tápfeszültség négyzetével. A teljes fogyasztás a 2 összege (ha egymásba vezetés is van), arányos a frekvenciával és a tápfeszültség 2. ill. 3. hatványával. 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

CMOS áramkörök fogyasztásának összetevői Dinamikus összetevők – minden kapcsolási eseménykor egymásbavezetés, töltéspumpálás eseménysűrűséggel arányos órajel frekvencia az áramkör aktivitása Parazita jelenségek miatt további összetevők: küszöb alatti áramok pn-átmenetek szivárgási áramai – leakage: ma már nagyon jelentős szivárgás a gate dielektrikumon keresztül 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

Konstrukciós kérdések CMOS kapuk szerkesztése Gyártás (poli-Si gate-es technológia áttekintése) Layout 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

CMOS kapuk nMOS kapcsolóhálózat szerkesztése: soros áramút: NAND kapcsolat párhuzamos áramút: NOR kapcsolat nMOS kapcsolóhálózat szerkesztése: ezek kombinációja: komplex kapu Kapcsolók helyett nMOS tranzisztorok Load helyett nMOS áramkör duálisa: pMOS hálózat 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

CMOS kapuk A CMOS inverterben mindkét tranzisztort vezéreljük. A kapuk esetében egy "felső" (pMOS) ill. "alsó" (nMOS) hálózat fog megjelenni, mindkét hálózat annyi tranzisztorból áll, ahány bemenete van a függvénynek. Azoknál a bemeneti kombinációknál, ahol a függvény értéke 0, az alsó hálózat rövidzár a kimenet és a föld között, míg a felső hálózat szakadás a kimenet és a táp között ha a függvény értéke 1, akkor az alsó hálózat szakadás, a felső hálózat rövidzár A p ill. n tranzisztorokkal duális hálózatokat kell megvalósítani Azonos bemenetek tranzisztorait össze kell kötni 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

CMOS kapuk NOR kapu NAND kapu Egy n bemenetű CMOS kapuhoz 2n db tranzisztorra van szükség (passzív terhelésű kapuknál csak n+1 kell) 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

Komplex CMOS kapuk szerkesztése duális topológia (hurokból vágat, vagatból hurok) duális alkatrészekkel: nMOS helyett pMOS azonos bemenetekhez tartozó tranzisztorok gate-jeit összekötni W/L arányok helyes méretezése 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

Vizsgált absztrakciós szint RENDSZER (SYSTEM) + RÉSZEGYSÉG (MODULE) KAPU (GATE) Vout Vin ÁRAMKÖR (CIRCUIT) ESZKÖZ (DEVICE) n+ S D G 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

Fém gate-es MOS tranzisztor A mélységi struktúra: pontos maszk illesztés kell Source adalékolás Gate Drain adalékolás Vékony oxid Layout rajzolat: Source Gondok: fém gate – nagy VT Drain kontaktus 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

Poli-Si gate-es MOS tranzisztor A mélységi struktúra: önillesztés Source adalékolás Gate Drain adalékolás Vékony oxid Layout rajzolat: Source Előnyei kisebb VT Drain kontaktus 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

A poli-Si gate-es nMOS technológia Kiindulás: p típusú szubsztrát (Si szelet) tisztítás, majd vastag SiO2 (field oxide) növesztése 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

A poli-Si gate-es nMOS technológia Aktív zóna kialakítása fotolitográfiával fotoreziszt felvitele, exponálás UV fénnyel maszkon keresztül, előhívás, exponált reziszt eltávolítása SiO2 kémiai marása, fotoreziszt maradékénak eltávolítása M1: aktív zóna 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

A poli-Si gate-es nMOS technológia Gate kialakítása: vékony oxid növesztése poli-Si leválasztása poli-Si mintázat kialakítása fotolitográfiával előhívás) exponálás, (reziszt, poli-Si marása, vékony oxid marása M2: poli-Si mintázat 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

A poli-Si gate-es nMOS technológia S/D adalékolás (inplantáció) az oxid (vékony, vastag) maszkolja az adalékolást megvalósul a gate önillesztése Foszfor-szilikát üveg (PSG) leválasztása: passziválás 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

A poli-Si gate-es nMOS technológia Kontaktusablakok nyitása fotolitográfia (reziszt, mintázat fényképezése, előhívás) marás (mintázat átvitele) tisztítás M3: kontaktus-mintázat 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

A poli-Si gate-es nMOS technológia Fémezés kialakítás Al leválasztása fotolitográfia, marás, tisztítás M4: féemezés-mintázat A technológia receptje kötött, a mélységi struktúrát egyértelműen meghatározzák az egymást követő maszkok Elegendő a maszkon kialakítandó alakzatokat megadni az egymást követő maszkokon kialakítandó rajzolatok együttesét layout-nak nevezzük 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

Egy kiürítéses inverter layout rajza Layout = az egymást követő maszkokon kialakítandó 2D-s alakzatok együttese Minden egyes maszkhoz színkódot rendelünk: aktív terület: piros poli-Si: zöld kontaktusok: fekete fémezés: kék Maszk == layout sík (réteg) S G D Hol van tranzisztor? Ahol adalékolt régió között csatorna lehet CHANNEL = ACTIVE AND POLY 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

Layout primitívek: egyszerű alakzatok Aktív zóna (ablaknyitó maszk a vékony oxidnak) Gate (poli-Si mintázat maszkja) Kontaktusok (ablaknyitó maszk az oxidon) S/D kivezetések (fémezés mintázat maszkja) 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

Layout makrok - primitívekből nMOS tranzisztor layout rajza: layout primitívek tényleges maszkoknak megfelelő rétegeken nMOS tranzisztor layout rajza + körvonalrjaz + pinek nMOS tranzisztor makro: körvonalrajz, pinek rajza, feliratok: pszeudo rétegeken nMOS D S G 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

Egyszerűsített layout: pálcika diagram (stick diagram) aktív zóna poli fém kontaktus Vdd Out In GND W/L arányokat megadjuk 2/2 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

Si-compilerek Logikai séma vagy magasszintű leírás Tranzisztor szintű kapcsolási rajz W/L adatokkal Pálcika diagramos layout Tényleges layout automatikus konverzió az egyes leírásmódok között HARDVERSZINTÉZIS Viselkedési leírásból struktúrális Struktúrális leírás implementációja adott technológiával: technology mapping Most a cél IC megvalósítás alapjait láttuk Lehet FPGA-ra is 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

CMOS struktúra (inverter) p+ p+ n zseb p-Si hordozó 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

CMOS inverter layout rajza p zseb n zseb 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

Layout makrok - makrokból és primitívekből nMOS D S G pMOS Kapu szintű layout 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

CMOS struktúrák Többlet maszkok: Több fémréteges CMOS: n-zseb (vagy p-zseb, a szubsztrát típusától függően) p diffúzió (vagy n-diffúzió, a szubsztrát típusától függően) Több fémréteges CMOS: minden fémréteghez saját maszk, kontaktusok, viák Több poli réteg is lehetséges (analóg CMOS) Tipikus: 15..20 maszk Bizonyos szabályok betartandók a gyárthatósághoz: tervezési szabályok a technológiából következnek, IC gyár adja 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

Egy CMOS áramkör layout részlete Csak 2 fém réteg INV NAND3 A layout jól visszafejthető: ellenőrzés, valós késleltetések 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

Modern vezetékezés 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

Példa: Intel 0.25 mikronos technológia 5 metal layers Ti/Al - Cu/Ti/TiN Polysilicon dielectric 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

Vezetékek kapacitásai Párhuzamos fegyverzetek: parallel plate capacitance elektromos erővonalak W H tdi dielektrikum (SiO2) hordozó Cpp = (di/tdi) WL áramirány dielektromos állandó (SiO2 => 3.9) L Parallel plate model – the capacitance is proportional to the overlap between the conductors and inversely proportional to their separation. Scaling technology shrinks W (L depends on circuit interconnect lengths) but scaling down H at the same time would negatively affect resistance. Thus, H is not scaled by the same ratio as W leading to a smaller W/H ratio (now approaching unity!) 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

Vezetékek kapacitásai Cwire = Cpp + Cfringe + Cinterwire = (di/tdi)WL + (2di)/log(tdi/H) + (di/tdi)HL szél kapacitás interwire fringe pp vezetékek közötti Cfringe ~ ½ Cpp for 0.5 micron technology Interwire capacitance is responsible for cross-talk When W < 1.75 H the interwire capacitance starts to dominate párhuzamos lemez H 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008

További hatások a vezetékeknél Ellenállás Elosztott paraméteres RC vonal Diffúziós egyenlet 2009-11-10 CMOS áramkörök, konstrukciós kérdések © Poppe András, BME-EET 2008