Technische und Wirtschaftswissenschaftliche Universität Budapest Lehrstuhl für Elektronische Bauelemente MIKROELEKTRONIK, VIEEAB00.

Az előadások a következő témára: "Technische und Wirtschaftswissenschaftliche Universität Budapest Lehrstuhl für Elektronische Bauelemente MIKROELEKTRONIK, VIEEAB00."— Előadás másolata:

1 http://www.eet.bme.hu Technische und Wirtschaftswissenschaftliche Universität Budapest Lehrstuhl für Elektronische Bauelemente MIKROELEKTRONIK, VIEEAB00 Testen, DFT – Entwurf für Testbarkeit http://www.eet.bme.hu/~gaertner/Vorlesungen/TestDFT.ppt

2 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 2 Testen von ICs ►Testgeräte ►Strukturelles und funktionelles Testen ►Fehlermodelle ►Fehlerdetektierung ►Entwurf für Testbarkeit – DFT

3 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 3 1. Messen -- womit? Rechnergesteuerte Mess- automaten DC Messungen an Pins Statische / funktionelle / dynamische Messungen Scheibentest / Bausteintest IC Messtechnik

4 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 4 IC Messtechnik Scheibentest mit Nadeln Der defekte Chip wird mit Farbe markiert. Solche Chips werden gar nicht verpackt.

5 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 5 VERSORGUNG ANPASSUNGSKARTE DUT ST EU ER U N G TESTER Testen mittels IC Testautomat SIMULATOR TESTSEQUENZNETZLISTE TRACE-FILE PIN-FILE INPUT VEKTORENOUTPUT VEKTOREN O.K. ? SPEICHER TREIBER KOMPARA- TOREN Tektronix LV500 (BME EET)

6 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 6 2. Test-Philosophie Funktioneller Test – Prüfung nach der Spezifikation Das geht gut bei der Verifikation des Entwurfs auf allen Abstraktionsebenen (Simulation!) Beim Produktionstest wäre es viel zu kompliziert Struktureller Test – Prüfung nach der Netzliste Ob alle Elemente der Netzliste im Chip funktions- fähig sind Messtechnik der ICs

7 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 7 Fragestellung beim Test NETZLISTE ENTWERFEN SPEZIFIKATION PRODUKT PRODUKTION ? STRUKTU- RELLER TEST F UNKTIONELLER TEST ? LOGIK- VERIFI- KATION ?

8 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 8 3. Was soll gemessen werden? Entwurf von Testsequenzen Jedes Logikelement muss “bewegt werden”, und beobachtet werden, ob es “sich bewegt ?” bei minimaler Zeitaufwand Wir wollen “alle möglichen Defekte” detektieren Dazu braucht man Fehlermodelle. go-nogo Test / Diagnostiktest Testen - Kosten ! Strukturelles Testen von ICs

9 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 9 Fehlermodell: abstrakte Fehlerarten 1. Kurzschluss zur Versorgung: STUCK-AT-0, STUCK-AT-1 2. Kurzschluss von Signalen: BRIDGING (unhandlich auf Logikebene) 3. Gebrochene Signalleitung: OPEN (Speichereffekte) 4. Bei MOS Transistor: STUCK-OPEN Einfacher/mehrfacher Defekt Nur einfache Stuck-at Fehler werden getestet Fehlermodelle

10 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 10 Bridging: Diese Schaltung funktioniert sequentiell! Fehlermodelle A1A2 B1B2 A1A2 B1B2 Stuck Open: B A VSS VDD Y = A+B

11 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 11 Fehlerabdeckung und Fehlersimulation ► DIE QUALITÄT DER TESTSEQUENZ: FEHLERABDECKUNG = DETEKTIERTE FEHLER / MÖGLICHE FEHLER ► UNDETEKTIERT (DURCHSCHLUPF): (1-C)*(1-Y)/(1-C(1-Y)) C = FEHLERABDECKUNG (FAULT COVERAGE) Y = AUSBEUTE (YIELD) ► TEST DER TESTSEQUENZ: FEHLERSIMULATION – RECHENINTENSIV

12 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 12 Beispiele für den Durchschlupf DURCHSCHLUPF = (1-C)*(1-Y)/(1-C(1-Y)) ► 1. AUSBEUTE = 90%, FEHLERABDECKUNG = 90% ► 2. AUSBEUTE = 90%, FEHLERABDECKUNG = 70% ► 3. AUSBEUTE = 70%, FEHLERABDECKUNG = 70% ► 4. AUSBEUTE = 70%, FEHLERABDECKUNG = 90% ► 5. AUSBEUTE = 70%, FEHLERABDECKUNG = 98% D=11,4% D=1,1% D=3,2% D=4,1% D=0,85%

13 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 13 Generierung der Testsequenz NETZLISTE INPUT DER TESTSEQUENZ GENERIERUNG DER LISTE DER STUCK-AT FEHLER ENDE SIMULATION FEHLERSIMULATION ZUSÄTZLICHE SEQUENZ FEHLERABDECKUNG O.K. ? Beim „sorgfältigen” Handentwurf ist die Fehlerabdeckung im ersten Anlauf um die 50-70%

14 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 14  Eine Liste der möglichen Stuck-at Fehler wird aufgestellt  Ein jeder Fehler muss angeregt (aktiviert) werden, gesetzt zum inversen Wert.  Dazu muss eine Belegung der Eingänge gesucht werden, weil die direkte Ermittlung nicht möglich ist.  Die Präsenz des Fehlers muss beobachtet werden  Dazu muss ein sensibilisierter Pfad von der Fehlerstelle zu einem Ausgang geschafft werden, das ist wieder nur mit einem Suchvorgang möglich. Der Detektierungsvorgang

15 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 15 Entwurf von Testsequenzen 1. Kombinatorische Netzwerke (Schaltnetze) D-Algorithmus (Roth 1966) PODEM Algorithmus (Path Oriented Decision Making) Sensibilisierung von kritischen Pfaden (heuristisch) Hauptproblem: die Boole’schen Funktionen haben keine Inverse Y = f(X i ) Exponentielle Komplexität: X i soll aus 2 n möglichen Kombina- tionen herausgesucht werden X i = f(Y) ?

16 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 16 1 (RICHTIG) DOPPELSIGNAL: D = 0 (FALSCH) 0 (RICHTIG) D = 1 (FALSCH) Der D Algorithmus Fehler Aktivierung und Pfad Sensibilisierung X1X1 X2X2 X3X3 X4X4 X5X5 D D D D 0 1 1 1 1 STUCK-AT-0 ES WIRD IMMER EIN KNOTENPUNKT GESETZT UND DANN EINGANGSSIGNALE FÜR DIESEN „WUNSCHWERT“ GESUCHT

17 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 17 Entwurf von Testsequenzen 2. Sequentielle Netzwerke (Schaltwerke) Zu den “Wunschwerten” gehören “Wunschzu- stände”, das bedeutet eine Suche rückwärts in Zeit. Das wäre so rechenintensiv, dass es praktisch nicht machbar ist. Nur der “Entwurf für Testbarkeit" hilft (Design for Testability, DFT) Es bleibt noch das funktionelles Testen: Exerzieren der Funktionen mit vielen unterschiedlichen Daten, und die Fehlerabdeckung müsste durch Fehler- simulation geprüft werden.

18 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 18 Entwurf von Testsequenzen 3. Speicher ICs Idealer Funktionstest wäre O(n 2 ) aber das geht zeitlich nicht. Deutlich schneller ist der logarithmischer Testalgorith- mus, O(n*ld(n)). Heute werden Spezialalgorithmen gefordert, die bei O(n) akzeptable Fehlerabdeckung liefern.

19 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 19 Grad der Testbarkeit ► Setzbarkeit (Controllability):  Der Schaltkreis muss in einen bekannten Zustand gesetzt werden.  Wenn wir zu den internen Speicher direkten Zugriff hätten, dann würde es verhältnismässig einfach gelingen.  Wie es gelingt, das hängt davon ab, durch wieviel Gatter können wir die internen Knoten erreichen und setzen. ► Beobachtbarkeit (Observability):  Nach der Setzung muss der erwünschte Zustand durch Beobachtung verifiziert werden.  Wenn wir zu den Ausgängen der internen Speicher direkten Zugriff hätten, dann würde es verhältnismässig einfach gelingen.  Wie es gelingt, das hängt davon ab, durch wieviel Gatter können wir den Zustand der internen Knoten ablesen. ► Grad der Testbarkeit = Setzbarkeit + Beobachtbarkeit ► Je niedriger, desto besser!

20 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 20 Entwurf für Testbarkeit, DFT ► Das Testen verursacht hohe Kosten. Es lohnt sich, diese durch Spezialmassnahmen zu reduzieren ► Durch Reduzierung des Grades der Testbarkeit können die Testkosten reduziert werden ► Das ist durch geeignete Entwurfsmethodik möglich  Entwurf für Testbarkeit (design for testability) ► Kostenoptimierung  etliche zusätzliche Pins  um 5-10% mehr Si Fläche  selbsttestender Schaltkreis  deutlich billigeres Testen, etwas höhere Produktionskosten

21 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 21 DFT Methoden ► Ad hoc ► Prüfpfad (Scan Design) ► Eingebauter Selbsttest (BIST) ► BILBO ► Kantenbeobachtung (Boundary Scan)

22 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 22 Ad hoc DFT ► Die Kreativität und Phantasie des Entwerfers wird zur Hilfe gebeten ► Leichteres Setzten und Beobachten durch zusätzliche pins – teuer! ► Einführung von Testmode(n) zur Besserung des Grades der Testbarkeit. ► Divide et impera! – Umkonfigurierung zum Testen von internen Teilblöcken – durch einbau von Multiplexern

23 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 23 Ad hoc DFT ► Divide et impera! – Umkonfigurierung zum Testen von internen Teilblöcken – durch einbau von Multiplexern TEST M1 M2 M3

24 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 24 Das Prinzip scan design, 1 Methodik fürs Testen von Schaltwerken Der sequentielle Schaltkreis (Schaltwerk) als Zustandsmaschine Logik MS Speicher

25 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 25 Das Prinzip scan design, 2 Methodik fürs Testen von Schaltwerken Das scan path ermöglicht einen quasi-direkten Zugriff zu den internen Speichern, deshalb brauchen wir nur noch zwei kombinatorische Schaltkreise zu testen. Logik MS Speicher

26 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 26 Das Prinzip scan design,3 QDQD QNQDQD QDQD QDQD QDQD CLK SCAN-IN SCAN SCAN-OUT D SCAN REGISTER Q

27 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 27 Methoden des DFT ► Der Hauptzug ist: Setzbarkeit und Beobachtbarkeit bessern ► Aufbau von Prüfpfad (scan path)  2 Betriebsarten: Normalbetrieb (System) – Der Schaltkreis arbeitet normal Testbetrieb – Speicher und kombinatorische Teile werden getrennt –die kombinatorische Teile werden durch den D-Algorithmus getestet –die Speicher werden mittels scan path getestet  scan path: die Speicherelemente werden in ein Schieberegister zusammengefügt, und als Erweiterung des Testers verwendet dazu sind Spezialspeicherzellen notwendig Zellbibliotheken enthalten üblicherweise auch solche Zellen DQ cp DQ SIN SOUT cp test

28 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 28 Das Prinzip Scan design, 4 ► Ein Satz von n Speichern wird zu einem grossen, n-Bit Schieberegister zusammengefügt ► ein Muster von n Bit wird durchgeschoben  010101010101… checkerboard Muster  001100110011… flush Muster, mit Übergängen 0-0, 0-1, 1-1, 1-0 SIN SOUT TEST

29 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 29 Eingebauter Selbsttest ► Eingebauter Selbsttest – built-in self-test (BIST) ► In VLSI Plättchen kann in einem Teil der Chipfläche Spezialhardware für den Test aufgebaut werden  der IC testet sich selbst, ohne externe Aufrüstung  der Test erfolgt bei maximaler Betriebsfrequenz des IC  die Testautomaten sind immer mit den Schaltkreisen der früheren Generation aufgebaut. Der Antrieb der Chips der neuen Technologie mit max. Frequenz ist eine grosse Forderung.  Der Selbsttest kann auch im eingebauten Chips durch- geführt werden (z.B. aktiviert mittels boundary scan) z.B. bei Systemen von hoher Zuverlässigkeit wie aerospace

30 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 30 Eingebauter Selbsttest ► Für den BIST muss alles auf dem Chip aufgebaut werden, was die Testautomaten enthalten.  TPG: test pattern generator Dies Block liefert die Serie der Eingangsvektoren (Test- vektoren, Testmuster)  TRE: test result evaluator Dies Block wertet die Antworten des getesteten Schalt- kreises (Ausgangsvektoren) aus

31 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 31 Die Grundstruktur der BIST Architektur der geprüfte Schaltkreis TPG TRE

32 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 32 Realisierungsmöglichkeiten für den TPG ► Anwendung von gespeicherten Testvektoren  in on-Chip ROM  nur für kurze Sequenzen ► Vollständiger (erschöpfender, exhaustive) Test  mit einem Logikschaltkreis auf dem Chip (z.B. Zähler) werden alle möglichen Eingangskombinationen generiert  Testzeit: O(2 n ) – n ist die Breite des Eingangsvektors, bei n>25 ist die Zeit unakzeptabel ► Pseudo-exhaustive Test: teilweise gespeicherte, teilweise generierte Testvektoren ► Verwendung von Zufallsnummer-Generator (random pattern): HW Pseudo Zufallsnummer- Generator

33 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 33 Pseudo Zufallsnummer-Generator: LFSR ► Pseudo-Zufallsnummern können durch Schieberegister mit linearer Rückkopplung (linear feedback shift register, LFSR) generiert werden  Angezapftes Schieberegister, die Anzapfung und der Ausgang durch XOR verknüpft und zurückgekoppelt zum Eingang  n, m relative Primzahlen. Periodenlänge: 2 n+m -1 n Bit Sh. Reg. m Bit Sh. Reg. XOR out cp

34 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 34 Realisierung von TPG durch LFSR ► Alle Ausgänge werden parallel ausgeführt und rückgekoppelt: ► XOR Gatter, bei E=0 wird eine Serie mit gleichmässiger Verteilung generiert DQ + DQ + DQ + DQ + E Q g0g0 g1g1 g2g2 g3g3

35 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 35 Realisierungsmöglichkeiten für den TRE ► Paritätsprüfung: ist die Anzahl der 1-en gerade oder ungerade in der Bitserie  fault masking = 50%  unakzeptabel hoch ► Zählen: die Anzahl der 1-en (Anzahl der 01 Über- gänge) hochzählen und mit einer Referenz von einem guten Schaltkreis vergleichen ► Signaturprüfung: die Bitserie am Ausgang wird mit einem Algorithmus zu einem Bitmuster komprimiert und mit einer Referenz von einem guten Schaltkreis verglichen

36 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 36 Realisierung von TRE durch LFSR ► Das LFSR bei TPG wird verwendet, mit parallelen Eingängen bei den XOR Gattern ► Der am Ende des Tests im Register verbleibende Wert ist die Signatur DQ + DQ + DQ + DQ + E Q D0D0 D1D1 D2D2 D3D3

37 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 37 Der BIST von Pipeline-Schaltkreisen ► Normalbetrieb:  Datenverarbeitung in mehreren Schritten  zwischen den Schritten werden die Daten in Registern gespeichert  Ausgang der Vorstufe == Eingang für die Nächste Datenregister 3. Stufe 1. Stufe Datenregister 2. Stufe Datenregister Steuerlogik

38 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 38 Der BIST von Pipeline-Schaltkreisen ► Testbetrieb: das Datenregister wird LFSR 1.im nichtgetesteten Block: Datenregister 2.im getesteten Block: anstelle Eingangsregister TPG 3.im getesteten Block: anstelle Ausgangsregister TRE 4.die getestete Stufe ist vom Pipeline abgetrennt Datenregister 3. Stufe 1. Stufe TPG TRE 2. Stufe Datenregister Steuerlogik für Betriebsmode

39 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 39 Der BIST von Pipeline-Schaltkreisen ► Testbetrieb: das Datenregister wird LFSR 1.im nichtgetesteten Block: Datenregister 2.im getesteten Block: anstelle Eingangsregister TPG 3.im getesteten Block: anstelle Ausgangsregister TRE 4.die getestete Stufe ist vom Pipeline abgetrennt TRE 3. Stufe 1. Stufe DatenregisterTPG 2. Stufe Datenregister Steuerlogik für Betriebsmode

40 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 40 Der BIST von Pipeline-Schaltkreisen ► Testbetrieb: das Datenregister wird LFSR 1.im nichtgetesteten Block: Datenregister 2.im getesteten Block: anstelle Eingangsregister TPG 3.im getesteten Block: anstelle Ausgangsregister TRE 4.die getestete Stufe ist vom Pipeline abgetrennt TPG 3. Stufe 1. Stufe Datenregister 2. Stufe TRE Steuerlogik für Betriebsmode

41 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 41 Der BIST von Pipeline-Schaltkreisen: BILBO ► BILBO (built-in logic block observer) Register:  paralleles schreib/lese Register im Normalbetrieb,  im Testbetrieb Shiftreg. oder LFSR, mal TPG, mal TRE BILBO 3. Stufe 1. Stufe BILBO 2. Stufe BILBO Steuerlogik für Betriebsmode

42 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 42 Der Boundary-scan Standard ► Boundary scan – Kantenbeobachtung ► IEEE Rekommandation (1149.1) ► Eigenschaften:  Schaltkreiserweiterung, eingebaut in den (digitalen, VLSI) IC  in erster Linie für Platinentest (PCB)  aber kann zusätzlich auch für den Test des IC verwendet werden z.B. zum Auslesen des Ergebnisses des BIST, on-line thermal monitoring

43 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 43 Der Boundary-scan Standard CI = circuit identifier (32 bit) IR = instruction register (  2 bit) TAP = Test Access Port controller 4 zusätzliche Pins Standardisierter Zusatzschaltkreis Automatisch gene- rierbar TDI = Test Data Input TDO = Test Data Output TMS = Test Mode Select TCK = Test Clock Schaltkreis

44 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 44 TDI TCK TMS TDO Platine mit ausgebautem Boundary-scan Schaltkreis

45 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 45 Die Steuerung der BS Schaltkreise Alle IR Register werden gemeinsam geladen Schaltkreis

46 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 46 Die wichtigsten Befehle: Start und Auswertung von BIST Ablesen des Thermometers SAMPLE/PRELOAD BYPASS EXTEST INTEST Die Steuerung der BS Schaltkreise Das BS Register von zwei ICs befinden sich im Pfad, die anderen sind nur mit dem Bypass Register dabei Schaltkreis

47 Budapesti Műszaki és Gazdaságtudomanyi Egyetem Elektronikus Eszközök Tanszéke 01.03.16 PG. IC tervezés 4: fizikai tervezés, tesztelés, tesztelhetőre tervezés, termikus tesztelés © Poppe András & Székely Vladimír, BME-EET 2008 47 Externe Steuerung des BIST bei BS ► Der BIST kann z.B. durch boundary scan gestartet werden, das Ergebnis kann seriell ausgelesen werden Die wichtigsten Befehle: SAMPLE/PRELOAD BYPASS EXTEST INTEST Schaltkreis