Integrált áramkörök mérése (IC tesztelés)

Az integrált áramkörök méréstechnikája 1. Mivel mérjünk? Számítógép-vezérelt mérőautomaták sztatikus / funkcionális / dinamikus mérés szeletmérés / tokozott mérés Tektronix LV500 (BME EET) 2009. március

Az integrált áramkörök méréstechnikája 2009. március

Az integrált áramkörök méréstechnikája 2. Mit mérjünk? Teszt szekvenciák tervezése (minden logikai elemet “megmozgatni”, minimális idő ráfordítás mellett) A tesztelés - költség ! A tízszereződés törvénye 2009. március

Teszt szekvenciák tervezése Hibamodell: feltételezések az előfordulható hibákra A lehetséges fizikai defektusok leképezése absztrakt hibákká 1. Kiakadás: STUCK-AT-0 (SA0), STUCK-AT-1 (SA1) Logikai szimulátorral kezelhető Sok hibát lefed (kapu belső szakadás, zárlat, eszköz hiány stb.) 2009. március

CMOS-nál egy érdekes lehetőség: IDDQ teszt Hibamodellek 2. Jelvezeték zárlat SHORT Nem kezelhető logikai szinten! CMOS-nál egy érdekes lehetőség: IDDQ teszt 2009. március

Hibamodellek 3. Jelvezeték szakadás: OPEN „Analóg” hatások léphetnek fel 2009. március

A tesztelés eredménye függ a bemeneti vektorok sorrendjétől Hibamodellek 3. Jelvezeték szakadás: OPEN „Memória” hatások is felléphetnek A tesztelés eredménye függ a bemeneti vektorok sorrendjétől 2009. március

Hibamodellek 4. MOS tranzisztornál: STUCK-ON, STUCK-OFF A transzfer kapu hibájának leírása Osztályozás más szempontból: Egyszeres illetőleg többszörös hiba Intermittens hiba 2009. március

Teszt szekvenciák tervezése 1. Kombinációs hálózatok Boole differenciák módszere D algoritmus (út érzékenyítés) PODEM algoritmus 2. Szekvenciális hálózatok Csak a “Tesztelhetőre tervezés” segít (Design for Testability, DfT) 3. Memória IC-k Speciális algoritmusok, ma O(n) követelmény 2009. március

Teszt szekvenciák tervezése A teszt szekvencia minősége: Hibalefedés (fault coverage) A teszt szekvencia mérete A tesztelés célja szerint Go/Nogo teszt (fault detection) Diagnosztikai teszt 2009. március

A Boole differenciák Kiindulás: a kombinációs hálózatot leíró logikai egyenlet a bemeneti vektor a logikai függvény A Boole differencia definíciója: A Boole differencia 1 ha az adott X bemeneti minta esetén xi negálása negálja a kimenetet, egyébként 0. Vagyis: azt mutatja, hogy az xi hiba terjed-e a kimenetig, vagy nem. 2009. március

A Boole differenciák Egyszerű kapukra közvetlenül számolható. Például NAND: Tehát: akkor terjed a hiba a kimenetig, ha x2 =1. Ez közvetlenül is belátható. 2009. március

A Boole differenciák Összetett logikai hálózatra szukcesszíve felírható, az alábbi egyenlőségek használatával: 2009. március

A Boole differenciák Például: az SA0 hiba kimutatása az i-edik bemeneten az i-edik bemeneten hiba nélkül 1 legyen a többi bemenet úgy álljon, hogy az i-edik bemenet hibája terjedjen a kimenetig Az alkalmas bemeneti vektorok halmaza Ezekből még választani kell! (pl. olyat, ami több hibát is lefed) 2009. március

Memóriák tesztelése A hibamodellek: Stuck-at-fault (SAF) 1 cella Transition fault (TF) 1 cella Coupling fault (CF) 2 cella Környezet pattern sensitivity n cella 2009. március

Memóriák tesztelése Tradicionális memória tesztek a.) Zero-one Minden cellába 0-t írunk, mindet visszaolvasuk, minden cellába 1-et írunk, mindet visszaolvassuk. O(n), fedi a SA0,SA1 hibákat ha címzéshiba nincs, CF-et nem fed. b.) Checkerboard Sakktábla minta beírása, visszaolvasás, inverz minta beírása, visszaolvasás. O(n), valamivel jobb hibalefedés. 2009. március

Memóriák tesztelése c.) GALPAT (galopping pattern) d.) Walking A memóriába végig 0 kivéve egy báziscellát, ami 1 Kiolvassuk az 1. cellát, a báziscellát, a 2. cellát, a báziscellát, stb. a báziscellát végigvisszük a memórián, majd ugyanez, inverz módon. Tökéletes lefedés minden címzési hibára, SAF,CF,TF-re, diagnosztikával is. Viszont O(n2) d.) Walking Mint GALPAT, de a visszaolvasás egyszerűbb: elóször az összes cella, majd a báziscella. Szintén O(n2) e.) GALCOL,GALROW Mint GALPAT, de a visszaolvasás csak saját sorból ill. oszlopból. O(n3/2) 2009. március

Memóriák tesztelése Marching (menetelő) algoritmusok Ugyanazon lépéseket alkalmazzák a monoton növekvő majd monoton csökkenő memória címeken levő cellákra. Minden marching algoritmus O(n) ! Például MATS+ (modified algorithmic test sequence) MARCH C (Marinescu alg.) 2009. március

A tesztelhetőre tervezés fő módszerei A módszerek lényege: beállíthatóvá/megfigyelhetővé tétel Pásztázó út (scan path) kialakítása 2 üzemmód: normál (system) üzemmód – az áramkör a tervezett feladatát végzi teszt üzemmód – szétesik kombinációs hálózatokra és tárolókra kombinációs részek tesztelése pl. D-algoritmussal tároló elemek együttesének tesztelése scan path segítségével scan path: az egyes tárolókat egy nagy léptető regiszterré fűzzük össze ehhez olyan tárolók kellenek, amelyek erre alkalmasak cellakönyvtárak szoktak ilyen tároló variánsokat is tartalmazni D Q SIN SOUT cp test D Q cp 2009. március

Scan design n db tároló együttese egy nagy, n bites léptető regisztert alkot n hosszúságú bitminta keresztülléptetése 010101010101… checkerboard mintázat 001100110011… flush mintázat 0-0, 0-1, 1-1, 1-0 átmenetek is SIN SOUT TEST 2009. március

A “scan design” elve Szekvenciális hálózat, mint állapotgép 2009. március

Szekvenciális hálózat tesztelése a scan design módszerrel A scan úttal két kombinációs hálózatra bontottuk az áramkört 2009. március

Példa a tesztelhetőre tervezésre LSSD: Level Sensitive Scan Design IBM belső szabvány 2009. március

Beépített önteszt Beépített önteszt – built-in self-test (BIST) VLSI áramkörök lehetővé teszik, hogy a Si felület egy részén a tesztelést szolgáló célhardvert alakítsunk ki az IC önmagát teszteli, külső berendezés nélkül a teszt az IC maximális sebességével történik a tesztelő automaták mindig az eggyel korábbi technológiai szint áramköreiből készülnek, nagy kihívás az újabb technológiájú IC-ket teljes sebességgel meghajtani az önteszt a panelon lévő, berendezésbe beépített IC-ken is lefuttatható pl. nagymegbízhatóságú rendszereknél (pl. aerospace ipar) 2009. március

Beépített önteszt A BIST-hez mindent meg kell valósítani az IC-ben, amit a tesztelő automaták is tartalmaznak. TPG: test pattern generator Ez az egység a bemeneti vektorok (tesztvektorok) sorozatát szolgáltatja TRE: test result evaluator Ez az egység értékeli ki a vizsgált áramkör válaszait 2009. március

A BIST architektúra alapegysége a vizsgált áramkör TPG TRE 2009. március

TPG megvalósításának módjai Tárolt tesztvektorok (teszt minta) használata on-chip ROM alkalmazása csak rövid tesztvektor-sorozat tárolása lehetséges Teljes v. kimerítő (exhaustive) teszt egy chip-en lévő logikai áramkörrel (pl. számlálóval) az összes lehetséges bementi kombinációt előállítjuk tesztelési idő: O(2n) – n a bemeneti bitek száma, n>25 esetben elfogadhatatlanul hosszú idő Pseudo-exhaustive teszt: részben tárolt, részben generált tesztvektorok Véletlenszám generátor alkalmazása (random pattern): hw ál-véletlenszám generátor 2009. március

Ál-véletlenszám generátor: LFSR Ál-véletlenszámokat az ún. lineárisan visszacsatolt léptetőregiszterrel (linear feedback shift register, LFSR) lehet előállítani Shift regiszter megcsapolva, megcsapolt jelek és a végső kimenet XOR kapuval összegezve és a bemenetre visszavezetve n, m relatív prímek. Periódushossz: 2n+m n bites sh. reg. m bites sh. reg. XOR out cp 2009. március

TPG megvalósítása LFSR-rel Párhuzamosan, minden kimenetet kivezetünk és visszacsatolunk: XOR kapuk, E=0 esetén egyenletes eloszlású számsort kapunk D Q + E g0 g1 g2 g3 2009. március

TRE megvalósításának módjai Paritás ellenőrzés: páros vagy páratlan számú 1 volt-e a bitsorozatban fault masking = 50%  elfogadhatatlanul nagy Számlálás: megállapítjuk az 1-ek számát (01 átmenetek számát) és ezt összehasonlítjuk a jó áramkörre jellemző értékkel Szignatúra ellenörzés: az áramkör kimenetén jelentkező bitsorozatból valamilyen algoritmussal egy tömörebb bitmintát állítunk elő és ezt hasonlítjuk össze a jó áramkörre jellemző értékkel 2009. március

TRE megvalósítása LFSR-rel A TPG-nél megismert LFSR-t használjuk, párhuzamos bemenetekkel az XOR kapuknál A teszt végén a regiszterben maradó érték a szignatúra D Q + E D0 D1 D2 D3 2009. március

Pipeline áramkörök BIST-je Normál üzemmód: többlépcsős adatfeldolgozás az egyes feldolgozási fázisok közt az adatokat regiszterekben tároljuk előző fokozat kimenete == aktuális fokozat bemenete adatregiszter 3. fázis áramköre 1. fázis áramköre 2. fázis áramköre vezérlő logika 2009. március

Pipeline áramkörök BIST-je Teszt üzemmód: adatregiszter LFSR-ré válik nem tesztelt blokkban adatregiszter tesztelt blokkban: bemeneti regiszter helyett TPG tesztelt blokkban: kimeneti regiszter helyett TRE megint adatregiszter, leválik a tesztelt fokozatról adatregiszter 3. fázis áramköre 1. fázis áramköre 2. fázis áramköre TPG TRE adatregiszter Üzemmód-vezérlő logika 2009. március

Pipeline áramkörök BIST-je Teszt üzemmód: adatregiszter LFSR-ré válik nem tesztelt blokkban adatregiszter tesztelt blokkban: bemeneti regiszter helyett TPG tesztelt blokkban: kimeneti regiszter helyett TRE megint adatregiszter, leválik a tesztelt fokozatról 1. fázis áramköre 2. fázis áramköre 3. fázis áramköre adatregiszter TPG TRE adatregiszter Üzemmód-vezérlő logika 2009. március

Pipeline áramkörök BIST-je Teszt üzemmód: adatregiszter LFSR-ré válik nem tesztelt blokkban adatregiszter tesztelt blokkban: bemeneti regiszter helyett TPG tesztelt blokkban: kimeneti regiszter helyett TRE megint adatregiszter, leválik a tesztelt fokozatról 1. fázis áramköre 2. fázis áramköre 3. fázis áramköre adatregiszter adatregiszter TPG TRE Üzemmód-vezérlő logika 2009. március

Pipeline áramkörök BIST-je: BILBO BILBO (built-in logical block observer) regiszter: párhuzamosan írható, olvasható regiszter normál üzemmódban, LFSR teszt üzemmódban, hol TPG, hol TRE BILBO 3. fázis áramköre 1. fázis áramköre 2. fázis áramköre Üzemmód-vezérlő logika 2009. március

A boundary-scan szabvány (perem-figyelés) IEEE ajánlás (1149.1) Jellemzők: a (digitális, VLSI) IC-be épített áramkör, ami első sorban a panel tesztelését szolgálja de magát az IC-t is tesztelhetjük vele 2009. március

2009. március

2009. március

Boundary-scan áramkörös IC felépítése 4 többlet láb Szabványos többlet áramkör Automatikusan generálható TDI = Test Data Input TDO = Test Data Output TMS = Test Mode Select TCK = Test Clock CI = circuit identifier (32 bit) IR = instruction register ( 2 bit) TAP = Test Access Port controller 2009. március

2009. március

2009. március

2009. március

Panel BS áramkörös IC-kkel TDI TCK TMS TDO 2009. március

A BS áramkörök vezérlése Egyszerre töltjük az összes IC IR regiszterét 2009. március

A legfontosabb utasítások: A BS áramkörök vezérlése Két IC BS regisztere van a path-ban, a másik kettőnek a bypass regisztere A legfontosabb utasítások: SAMPLE/PRELOAD BYPASS EXTEST INTEST BIST indítása és értékelése Hőmérő kiolvasása 2009. március