Az előadás letöltése folymat van. Kérjük, várjon

Az előadás letöltése folymat van. Kérjük, várjon

Budapesti Műszaki és Gazdaságtudományi Egyetem Elektronikus Eszközök Tanszéke IC layout tervek tesztelése.

Hasonló előadás


Az előadások a következő témára: "Budapesti Műszaki és Gazdaságtudományi Egyetem Elektronikus Eszközök Tanszéke IC layout tervek tesztelése."— Előadás másolata:

1 Budapesti Műszaki és Gazdaságtudományi Egyetem Elektronikus Eszközök Tanszéke IC layout tervek tesztelése

2 Budapesti Műszaki és Gazdaságtudományi Egyetem Elektronikus Eszközök Tanszéke BME-VIK BSc villamosmérnöki szak Minőségviztosítés Székely Vladimír szeptember 2 Layout reprezentációk Variable grid bit map Bit map

3 Budapesti Műszaki és Gazdaságtudományi Egyetem Elektronikus Eszközök Tanszéke BME-VIK BSc villamosmérnöki szak Minőségviztosítés Székely Vladimír szeptember 3 Layout reprezentációk Vektoros leírás Lefedő téglalapos leírás Az alakzat belseje mindig jobb kézre esik Jellegzetes igény: ábragenerátor Régen megengedtek „ferde” egyenest, sőt körívet is…

4 Budapesti Műszaki és Gazdaságtudományi Egyetem Elektronikus Eszközök Tanszéke BME-VIK BSc villamosmérnöki szak Minőségviztosítés Székely Vladimír szeptember 4 Layout reprezentációk A lyukas alakzat problémája Sok program “felhasítással” kezeli

5 Budapesti Műszaki és Gazdaságtudományi Egyetem Elektronikus Eszközök Tanszéke BME-VIK BSc villamosmérnöki szak Minőségviztosítés Székely Vladimír szeptember 5 Algoritmus problémák (példák) A P pont az alakzaton belül van-e? Két alakzat átfedésben van-e? Érdemes a befoglaló téglalapot is tárolni. Futásidő!

6 Budapesti Műszaki és Gazdaságtudományi Egyetem Elektronikus Eszközök Tanszéke BME-VIK BSc villamosmérnöki szak Minőségviztosítés Székely Vladimír szeptember 6 Műveletek Logikai: AND, OR, XOR, Negálás… Geometriai: hízlalás, fogyasztás … Aritmetikai: terület számítás Ellenőrző: lásd később Idő megfontolások. Particionálás.

7 Budapesti Műszaki és Gazdaságtudományi Egyetem Elektronikus Eszközök Tanszéke BME-VIK BSc villamosmérnöki szak Minőségviztosítés Székely Vladimír szeptember 7 A maszk ellenőrzés eljárásai a.) Tervezési szabály ellenőrzés “szintaktikus kontroll” “szintaktikus kontroll” b.) Layout visszafejtés “szemantikus kontroll” “szemantikus kontroll”

8 Budapesti Műszaki és Gazdaságtudományi Egyetem Elektronikus Eszközök Tanszéke BME-VIK BSc villamosmérnöki szak Minőségviztosítés Székely Vladimír szeptember 8 Tervezési szabály ellenőrzés DRC = Design Rules Check szabály/processz IGEN FONTOS! Felelősség vállalási interfész Néhány jellegzetes tervezési szabály: WIDTH > XXXX SPACING > XXXX CLEARENCE > XXXX Analóg módon merül fel a PWB tervezésnél is.

9 Budapesti Műszaki és Gazdaságtudományi Egyetem Elektronikus Eszközök Tanszéke BME-VIK BSc villamosmérnöki szak Minőségviztosítés Székely Vladimír szeptember 9 A “lambdás” tervezés Példáulwidth=2 poly1-re, 3 poly2-re, spacing 3 metal1-re 4 metal2-re, stb. Tervezési szabály ellenőrzés DRC program input: maszk leírás szabály leírás output: hibajelzések Példa a szabály megfogalmazásra: if(size(active and poly1) < 0.8  m) hibajelzés

10 Budapesti Műszaki és Gazdaságtudományi Egyetem Elektronikus Eszközök Tanszéke BME-VIK BSc villamosmérnöki szak Minőségviztosítés Székely Vladimír szeptember 10 Layout visszafejtés Maszk visszafejtés, layout extrakció Az áramköri (logikai) leírás visszaállítása a maszk rajzolatból. Célok: ellenõrzés (a kívánt áramkört ábrázolja-e a maszk?) maszk?) elektromos paraméter megállapítás (vezeték elektromos paraméter megállapítás (vezeték kapacitás, tranzisztor áram-állandó...) kapacitás, tranzisztor áram-állandó...) Az előbbinél: az egyezés-vizsgálat problémája Az utóbbi alapján: post-layout szimuláció (timing verification) (timing verification)


Letölteni ppt "Budapesti Műszaki és Gazdaságtudományi Egyetem Elektronikus Eszközök Tanszéke IC layout tervek tesztelése."

Hasonló előadás


Google Hirdetések