Az előadás letöltése folymat van. Kérjük, várjon

Az előadás letöltése folymat van. Kérjük, várjon

Budapesti Műszaki és Gazdaságtudományi Egyetem Elektronikus Eszközök Tanszéke IC layout tervek tesztelése.

Hasonló előadás


Az előadások a következő témára: "Budapesti Műszaki és Gazdaságtudományi Egyetem Elektronikus Eszközök Tanszéke IC layout tervek tesztelése."— Előadás másolata:

1 Budapesti Műszaki és Gazdaságtudományi Egyetem Elektronikus Eszközök Tanszéke IC layout tervek tesztelése

2 Budapesti Műszaki és Gazdaságtudományi Egyetem Elektronikus Eszközök Tanszéke BME-VIK BSc villamosmérnöki szak Minőségviztosítés Székely Vladimír szeptember 2 Layout reprezentációk Variable grid bit map Bit map

3 Budapesti Műszaki és Gazdaságtudományi Egyetem Elektronikus Eszközök Tanszéke BME-VIK BSc villamosmérnöki szak Minőségviztosítés Székely Vladimír szeptember 3 Layout reprezentációk Vektoros leírás A lyukas alakzat problémája Az alakzat belseje mindig jobb kézre esik Régen megengedtek „ferde” egyenest, sőt körívet is…

4 Budapesti Műszaki és Gazdaságtudományi Egyetem Elektronikus Eszközök Tanszéke BME-VIK BSc villamosmérnöki szak Minőségviztosítés Székely Vladimír szeptember 4 Algoritmus problémák (példák) A P pont az alakzaton belül van-e? Két alakzat átfedésben van-e? Érdemes a befoglaló téglalapot is tárolni. Futásidő!

5 Budapesti Műszaki és Gazdaságtudományi Egyetem Elektronikus Eszközök Tanszéke BME-VIK BSc villamosmérnöki szak Minőségviztosítés Székely Vladimír szeptember 5 Műveletek Logikai: AND, OR, XOR, Negálás… Geometriai: hízlalás, fogyasztás … Aritmetikai: terület számítás Ellenőrző: lásd később

6 Budapesti Műszaki és Gazdaságtudományi Egyetem Elektronikus Eszközök Tanszéke BME-VIK BSc villamosmérnöki szak Minőségviztosítés Székely Vladimír szeptember 6 A maszk ellenőrzés eljárásai a.) Tervezési szabály ellenőrzés “szintaktikus kontroll” “szintaktikus kontroll” b.) Layout visszafejtés “szemantikus kontroll” “szemantikus kontroll”

7 Budapesti Műszaki és Gazdaságtudományi Egyetem Elektronikus Eszközök Tanszéke BME-VIK BSc villamosmérnöki szak Minőségviztosítés Székely Vladimír szeptember 7 Tervezési szabály ellenőrzés DRC = Design Rules Check szabály/processz IGEN FONTOS! Felelősség vállalási interfész Néhány jellegzetes tervezési szabály: WIDTH > XXXX SPACING > XXXX CLEARENCE > XXXX

8 Budapesti Műszaki és Gazdaságtudományi Egyetem Elektronikus Eszközök Tanszéke BME-VIK BSc villamosmérnöki szak Minőségviztosítés Székely Vladimír szeptember 8 A “lambdás” tervezés Példáulwidth=2 poly1-re, 3 poly2-re, spacing 3 metal1-re 4 metal2-re, stb. Tervezési szabály ellenőrzés DRC program input: maszk leírás szabály leírás output: hibajelzések Példa a szabály megfogalmazásra: if(size(active and poly1) < 0.8  m) hibajelzés

9 Budapesti Műszaki és Gazdaságtudományi Egyetem Elektronikus Eszközök Tanszéke BME-VIK BSc villamosmérnöki szak Minőségviztosítés Székely Vladimír szeptember 9 Layout visszafejtés Maszk visszafejtés, layout extrakció Az áramköri (logikai) leírás visszaállítása a maszk rajzolatból. Célok: ellenõrzés (a kívánt áramkört ábrázolja-e a maszk? maszk? elektromos paraméter megállapítás (vezeték elektromos paraméter megállapítás (vezeték kapacitás, tranzisztor áram-állandó...) kapacitás, tranzisztor áram-állandó...) Az utóbbi alapján: post-layout szimuláció post-layout szimuláció (timing verification)


Letölteni ppt "Budapesti Műszaki és Gazdaságtudományi Egyetem Elektronikus Eszközök Tanszéke IC layout tervek tesztelése."

Hasonló előadás


Google Hirdetések