Az előadás letöltése folymat van. Kérjük, várjon

Az előadás letöltése folymat van. Kérjük, várjon

CMOS technológia a nanométeres tartományban Dr. Mizsei János Somlay Gergely.

Hasonló előadás


Az előadások a következő témára: "CMOS technológia a nanométeres tartományban Dr. Mizsei János Somlay Gergely."— Előadás másolata:

1 CMOS technológia a nanométeres tartományban Dr. Mizsei János Somlay Gergely

2

3

4

5 Technológiák az Intel-nél Minden második évben új technológiát vezettek be 1989 óta

6 Gate oxid méretcsökkenése 50 nm

7 A technikai fejlődés Minden új technológia jellemzője: ~ 0,7x minimális csíkszélesség ~ 2,0x tranzisztor sűrűség ~ 1,5x tranzisztor kapcsolási sebesség Csökkent chip teljesítmény Csökkent chip költség

8 90 nm-es process jellemzői Nagy sebesség, alacsony fogyasztású tranzisztorok –1,2 nm gate oxid –50 nm gate hossz –Feszített szilícium technológia Gyorsabb, sűrűbb összeköttetések –7 réz réteg –Új low-k dielektrikum Alacsony chip költség –1,0 μm 2 -es SRAM memória cella méret –300 mm-es szelet

9 90 nm-es tranzisztor

10 90 nm technológia gate oxidja 1,2 nm SiO2 A gate oxid kevesebb, mint 5 atomi réteg vastag

11 A tranzisztor áramának növelése Fully-silicated (FUSI, teljesen, a gate aljáig átszilicidált) és fém gate („dual gate”) Gate oxid vastagságának csökkentése –2 nm alatt nagy szivárgás a SiO 2 –ben –nagy „” (high k) anyagok (hafnium és cirkónium oxid) Mozgékonyság növelése a csatornában –Feszített szilícium struktúrák

12 Feszített szilícium tranzisztor

13 Feszített szilícium technológia Strain-relaxed buffer (SRB) technológia: Si hordozóra SiGe réteg növesztése A Ge atomok több helyet foglalnak ~10 nm-es Si réteg növesztése –igazodik a SiGe rácsához A felső Si réteg feszített, így nagyobb a mozgékonyság Kísérleti eredmények 20%-os növekedést mutatnak

14 Feszített szilícium tranzisztor Feszített struktúra előnyei –A feszített rács növeli az elektron és lyuk mozgékonyságot –A nagyobb mozgékonyság 10-20%-on növekedést eredményez a tranzisztor meghajtó áramában –Mind az NMOS, mind a PMOS tranzisztort javítja Feszített szilícium eljárás –Az Intel egyedi gyártástechnológiája –Nem hátrányos a csatornarövidülés hatásra vagy a szivárgásra –A hozzáadott folyamat lépések a teljes folyamat költségét ~2%-kal növelik

15 A feszített struktúra hátrányai A Ge termikus ellenállása nagyobb, mint a Si-é –SOI-hez hasonló melegedési problémák A víz oldja a germánium-oxidot Az SRB technológia diszlokációkat okoz, melyek a feszített rétegbe vándorolva befolyásolja a csatorna szivárgást és a kihozatalt

16 További feszített struktúrák Si 1-x Ge x epitaxiális réteg növesztése a source és drain tartományokba (embedded SiGe - eSiGe) – recessed s/d –Ge atomok nagyobbak melyek nyomó feszültséget okoznak a csatornában – nő a lyuk mozgékonyság a pMOS-okban

17 Hibrid hordozó A hordozó-beli mozgékonyság függ a kristály orientációjától –(110) hordozón a irányban ~2x a lyukak mozgékonysága, mint a (100) hordozón –(110) hordozón kialakított pMOS-nál ~45% áramnövekedés érhető el („shallow trench isolation”)

18 Technológia: (100) (110) (100)(110)

19 Potenciális technológiák (összefoglalás)

20 90 nm-es technológia összeköttetései 7 rétegű réz összeköttetések –1 réteggel több, mint a 0,13 μm-es technológiánál –Az extra rétegek költséghatékony fejlődést nyújtanak a logikai sűrűségben Új low-k dielektrikum bevezetése a vezeték- vezeték kapacitást csökkenti –Szén adalékolt oxid (CDO) dielektrikum 18%-kal lecsökkenti a kapacitást a 0,13 μm-es technológiánál alkalmazott SiOF dielektrikumhoz képest –A csökkent kapacitás növeli a chipen belüli kommunikáció sebességét és csökkenti a fogyasztást

21 90 nm-es technológia összeköttetései

22 Planár CMOS tranzisztorok méretcsökkentése

23 Új anyagok megnövelik a 90 nm-es technológia teljesítményét

24 High-k gate dielektrikumok A high-k dielektrikum nagyobb kapacitást és kisebb szivárgást biztosít

25 Dual Work Function Metal Gate CMOS (a)CMOS struktúra a második metal réteg marása után (b) CMOS struktúra a hőkezelés után: a P oldalon a fém rétegek interdiffúziója során a második fém a dielektrikum felületére szegregálódik

26 Ti/Ni gate kilépési munkája

27 Kísérleti Tri-gate tranzisztorok TeraHertz tranzisztorok fejlesztett változata –Nagyobb teljesítmény –Kisebb méretekhez is skálázható (alacsony szivárgás)

28 Tri-gate tranzisztor

29 Nano-eszköz struktrúrák fejlődése

30 Tri-gate architektúra: minta a jövőre

31 Másik nano koncepció: III-V félvezető tranzisztorok Multi-epitaxiális réteg struktúra vegyület félvezetőknél

32 Félvezető lehetőségek és korlátok A jövőbeni FET struktúrák mérete 11 nm-re fog lecsökkenni re A chipen belüli összeköttetések fordítva skálázódnak – nagyobb méretek szükségesek a nagyobb sűrűség és órasebesség miatt A fő korlátot a teljesítmény disszipáció (1E-21J átkapcsoló kapunként) és szivárgó áram (in-state és out- state esetben is) okozza A jelenlegi technológiák teljesítménye nem fog jelentősen növekedni Az igazi teljesítménynövekedést új technológiák beintegrálása a CMOS technológiába hozhat

33

34 Jelenlegi nanoeszközök képességei és korlátai Az új eszközök új lehetőségeket nyújtanak: –Nagyobb sűrűség – elvileg 1e12 cm -2 –Új sávtervezett struktúrák, mint a Si nanovezeték nanolézer és a Si alapú félvezető heterostruktúrák a megnövelt mozgékonyságért és alacsonyabb teljesítményért –Megnövelt hordozó mozgékonyság a lecsökkentett szóródás és kvantum confinement miatt De a nanoméretű eszközöknek korlátai is vannak: –Nagyobb tulajdonság ingadozás az intrinsic processzek ingadozásai miatt –Nagyobb hibaszázalékok az alacsonyabb szennyeződés követelmények és heterointegráció miatt –Ismeretlen megbízhatósági hibamodellek –Nem alkalmas monolitikai gyártásra –Alacsony technológiai integráció a CMOS-szal –A méretcsökkentés nem céloz meg fontos analóg eszköz és áramkör igényeket


Letölteni ppt "CMOS technológia a nanométeres tartományban Dr. Mizsei János Somlay Gergely."

Hasonló előadás


Google Hirdetések